特許
J-GLOBAL ID：200903009533081382
キャッシュメモリ無効化装置
発明者：
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出願人/特許権者：
代理人 (1件)：
工藤 宣幸
公報種別：公開公報
出願番号（国際出願番号）：特願平8-182971
公開番号（公開出願番号）：特開平10-027132
出願日： 1996年07月12日
公開日（公表日）： 1998年01月27日
要約：
【要約】【課題】 既に無効化を行なったキャッシュメモリのラインに対する重複した無効化の実施をなくす。【解決手段】 I/O装置2がメモリ装置3にライトアクセス実行時に、第1の制御手段(31,32,33,36)によって、ライトアクセスアドレスと、保持手段30の前回無効化を行なった保持アドレスとを比較し、一致時にキャッシュメモリ12に対する無効化の実施を不可能状態として、既に無効化実施済のアドレスに該当するラインには、その後無効化実施が行なわれないようにする。またプロセッサ11がメモリリードアクセス実行時に、第2の制御手段(34,35,36)により、リードアクセスアドレスと、先の保持アドレスとを比較し、一致時に保持アドレスを無効状態として、この様なリード時にはライトアクセスアドレスが保持アドレスと同一であっても該当ラインの無効化を実施するように構成する。
請求項（抜粋）：
キャッシュメモリのデータの登録や無効化が行なわれる単位であるラインを無効化するキャッシュメモリ無効化装置において、入出力制御装置によるメモリ装置へのライトアクセス時に上記キャッシュメモリの無効化を行なった際のアドレスを保持する保持手段と、上記保持手段に保持されたアドレスと、上記入出力制御装置が上記メモリ装置にライトアクセスを実行した際にアクセスされるアドレスとを比較し、一致する場合に上記キャッシュメモリに対する無効化の実施を不可能状態とする制御を行なう第1の制御手段と、上記保持手段に保持されたアドレスと、プロセッサが上記メモリ装置にリードアクセスを実行した際にアクセスされるアドレスとを比較し、一致する場合に上記保持手段に保持されたアドレスを無効状態とする制御を行なう第2の制御手段とを具備したことを特徴とするキャッシュメモリ無効化装置。
引用特許：
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