特許
J-GLOBAL ID：200903009672166120

ドライエッチングプロセスおよびそれを用いた半導体装置の製造方法

発明者：
中山 雅夫

中山 雅夫 について

, 
西川 尚男

西川 尚男 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-095769
公開番号（公開出願番号）：特開2001-284326
出願日： 2000年03月30日
公開日（公表日）： 2001年10月12日
要約：
【要約】 (修正有)【課題】上部電極膜と強誘電体膜を同一のフォトレジストマスクを用い一括でドライエッチングを行いパターンを形成する工程において、フォトレジストサイズの縮小がなく、サイズシフトの小さい積層膜のパターニングを行う。【解決手段】フォトレジストマスク5側壁への反応生成物の付着14が発生する条件を用いて上部電極膜10のドライエッチングを行う工程と、強誘電体膜単層のドライエッチング時にフォトレジストマスク側壁に反応生成物の付着が発生しない条件により強誘電体膜11のドライエッチングを行う工程からなるドライエッチングプロセスを行う。
請求項（抜粋）：
半導体回路や層間絶縁膜などが形成されているSi基板上に、下部電極膜、強誘電体膜および上部電極膜を形成し、上部電極膜および強誘電体膜を同一のフォトレジストマスクにより一括にドライエッチングするプロセスであって、フォトレジストマスク側壁への反応生成物の付着が発生する条件を用いて前記記載の上部電極膜のドライエッチングを行なう工程と、強誘電体膜単層のドライエッチング時にフォトレジストマスク側壁に反応生成物の付着が発生しない条件により前記記載の強誘電体膜のドライエッチングを行なう工程とを有することを特徴としたドライエッチングプロセス。
IPC (4件)：
H01L 21/3065 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
H01L 27/10 451 ,  H01L 21/302 J ,  H01L 27/10 651
Fターム (14件)：
5F004AA05 ,  5F004BA20 ,  5F004DA01 ,  5F004DA04 ,  5F004DA23 ,  5F004DB08 ,  5F004DB13 ,  5F004EA13 ,  5F004EB02 ,  5F083JA15 ,  5F083JA38 ,  5F083JA39 ,  5F083JA43 ,  5F083PR03
引用特許：
出願人引用 (3件)

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