特許

J-GLOBAL ID：200903009700018817

半導体装置

発明者： 橋本 浩一 ,  北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  宮永 良子 ,  山下 賢哉 ,  長田 かおる
出願人/特許権者： 松下電器産業株式会社
代理人 (3件)： 岩橋 文雄 ,  坂口 智康 ,  内藤 浩樹
公報種別：公開公報
出願番号（国際出願番号）：特願2005-046744
公開番号（公開出願番号）：特開2006-237116
出願日： 2005年02月23日
公開日（公表日）： 2006年09月07日
要約：

【課題】導通損失低減を可能にした縦型パワーMOSFETを提供する。【解決手段】半導体基板1と、半導体基板1上に堆積され、第1導電型の導電層2aと、導電層2の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域6と、ウェル領域6の内部に設けられた第1導電型のソース領域8とを有する半導体層2と、半導体層2の上に形成されたチャネル層9と、チャネル層9の上にゲート絶縁膜4を介して設けられたゲート電極11とを含む半導体装置である。ウェル領域の隣接間隔をa、ウェル領域においてソース領域を含まない領域の長さをL、ソース領域の一辺の長さをWs、チャネルの集積密度をDchとしたとき、Dch×(2L+a)≧0.8となるようにソース領域の一辺の長さWsを定めてソース領域を構成した。【選択図】図1

請求項（抜粋）：

半導体基板と、 前記半導体基板上に堆積され、第1導電型の導電層と、前記導電層の表層に間隔を隔てて選択的に設けられた第2導電型のウェル領域と、前記ウェル領域の内部に設けられた第1導電型のソース領域とを有する半導体層と、 前記半導体層の上に形成されたチャネル層と、前記チャネル層の上にゲート絶縁膜を介して設けられたゲート電極とを含む半導体装置であって、 前記ウェル領域の隣接間隔をa、前記ウェル領域において前記ソース領域を含まない領域の長さをL、前記ソース領域の一辺の長さをWs、チャネルの集積密度をDchとしたとき、 Dch×(2L+a)≧0.8 となるようにソース領域の一辺の長さWsを定めてソース領域を構成した ことを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 29/12

FI (3件)：

H01L29/78 652B ,  H01L29/78 652F ,  H01L29/78 652T

引用特許：

出願人引用 (1件)

• 炭化シリコン(SiC)トランジスタ
  公報種別：公表公報   出願番号：特願2000-529756   出願人：エービービーリサーチリミテッド