特許

J-GLOBAL ID：200903009818024790

偶数奇数分周回路

発明者： 岩崎 光治
出願人/特許権者： ローム株式会社
代理人 (1件)： 梶山 佶是 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-095033
公開番号（公開出願番号）：特開平10-276083
出願日： 1997年03月28日
公開日（公表日）： 1998年10月13日
要約：

【要約】【課題】実質的にデューティ比50%の偶数分周クロックと奇数分周クロックをIC化に適した簡単な回路で選択的に生成することができる偶数奇数分周回路を提供することにある。【解決手段】ジョンソンカウンタを利用することで、デューティ比が50%の入力クロックに応じて動作しHIGHレベルの期間とLOWレベルの期間が等しい出力パルスと、HIGHレベルの期間とLOWレベルのいずれかの期間が入力クロックの1クロック分少ない出力パルスとを選択的に得るようにし、1クロック分少ない出力パルスを選択したときには、この出力パルスを入力クロックの半周期分に対応する分遅延させて、遅延前の出力との論理和を採ってデューティ比が50%の奇数分周クロックを得、また、HIGHレベルの期間とLOWレベルの期間が等しいパルスの出力パルスにより偶数分周クロックを得るものである。

請求項（抜粋）：

後段出力を初段入力に帰還させる第1の論理回路を有し、実質的にデューティ比が50%の入力クロックに応じて動作してHIGHレベルの期間とLOWレベルの期間が等しいパルスの出力を発生するジョンソンカウンタと、このジョンソンカウンタに設けられ、HIGHレベルの期間とLOWレベルのいずれかの期間が前記入力クロックの1クロック分少ないパルスの出力を発生させるために前記後段出力を前記初段入力に帰還する第2の論理回路と、制御信号に応じて前記第1の論理回路および前記第2の論理回路のいずれか一方を有効とする選択回路と、前記ジョンソンカウンタの出力と前記入力クロックとを受けて前記ジョンソンカウンタの出力に対して前記入力クロックの半周期分遅延した出力を発生する遅延回路と、この遅延回路の出力と前記ジョンソンカウンタの出力とを受けて前記ジョンソンカウンタの出力のうち前記入力クロックの1クロック分少ない期間の信号部分について前記遅延回路の出力と前記ジョンソンカウンタの出力との論理和の出力を発生する第3の論理回路とを備え、前記制御信号に応じて前記第1の論理回路を有効として前記後段出力から前記入力クロックを偶数分周したパルスを得、かつ、前記制御信号に応じて前記第2の論理回路を有効として前記第3の論理回路から前記入力クロックを奇数分周したパルスを得る偶数奇数分周回路。

IPC (2件)：

H03K 23/64 ,  H03L 7/18

FI (3件)：

H03K 23/64 Z ,  H03K 23/64 L ,  H03L 7/18 Z

引用特許：

審査官引用 (2件)

• 分周器
  公報種別：公開公報   出願番号：特願平4-167274   出願人：株式会社日立製作所
• 特開昭62-265815