特許
J-GLOBAL ID：200903009958618274

半導体記憶装置

発明者：
高石 芳宏

高石 芳宏 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2007-241048
公開番号（公開出願番号）：特開2009-071247
出願日： 2007年09月18日
公開日（公表日）： 2009年04月02日
要約：
【課題】良好な動作を維持しながら高集積化された半導体記憶装置を提供する。【解決手段】第1のワード線20、第2のワード線33、ビット線及びキャパシタとトランジスタを含むメモリセルを有する半導体記憶装置であって、トランジスタは、半導体基板主面から突起した柱状半導体層14と、柱状半導体層14の側面に形成されたゲート絶縁膜19と、柱状半導体層14の側面を覆うように設けられたゲート電極20と、柱状半導体層14の上部に形成された上部拡散層と、柱状半導体層14の側面下方の半導体基板部分に形成された下部拡散層18とを有し、このトランジスタとキャパシタを含むメモリセルが配置された第1のセルアレイ部と、第1のセルアレイ部と同じレイアウトでダミーセルが配置された第2のセルアレイ部を有し、第2のセルアレイ部において、第1のワード線20と第2のワード線33が導電プラグ30を介して接続されている半導体記憶装置。【選択図】図3
請求項（抜粋）：
第1の方向に沿った複数の第1のワード線と、 第1のワード線の上層側に第1の方向に沿って設けられ、対応する第1のワード線に電気的に接続された第2のワード線と、 第1の方向と交差する第2の方向に沿った複数のビット線と、 キャパシタと、このキャパシタに接続するソース、第1のワード線に接続するゲート、及びビット線に接続するドレインを有するトランジスタとを含み、第1のワード線とビット線の交差部に配置されたメモリセルを有する半導体記憶装置であって、 前記トランジスタは、半導体基板の主面に対して上方に突起した柱状半導体層と、この柱状半導体層の側面に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記柱状半導体層の側面を覆うように設けられたゲート電極と、この柱状半導体層の上部に形成された上部拡散層と、この柱状半導体層の側面下方の半導体基板部分に形成された下部拡散層とを有し、 前記キャパシタは、対応する前記トランジスタの柱状半導体層の直上に設けられ、この柱状半導体層の上部拡散層と第1の導電プラグを介して接続された下部電極と、誘電体膜と、上部電極とを有し、 前記半導体記憶装置は、前記トランジスタと前記キャパシタを含む第1のセルが配置された第1のセルアレイ部と、 第1のセルと同じ構造の柱状半導体層、ゲート絶縁膜、ゲート電極、下部電極、誘電体膜および上部電極を含む第2のセル、第1のワード線並びにビット線が、第1のセルアレイ部と同じレイアウトで配置された第2のセルアレイ部を有し、 第2のセルアレイ部において、第1のワード線と第2のワード線が第2の導電プラグを介して接続されている半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 27/108 ,  H01L 21/823 ,  H01L 27/06
FI (2件)：
H01L27/10 621C ,  H01L27/06 102J
Fターム (36件)：
5F048AA01 ,  5F048AB01 ,  5F048AC10 ,  5F048BA01 ,  5F048BB01 ,  5F048BC06 ,  5F048BF03 ,  5F048BF07 ,  5F048BF11 ,  5F048BF17 ,  5F048BG13 ,  5F048DA27 ,  5F083AD06 ,  5F083AD10 ,  5F083AD24 ,  5F083AD48 ,  5F083AD49 ,  5F083GA02 ,  5F083GA10 ,  5F083JA39 ,  5F083JA40 ,  5F083KA02 ,  5F083KA05 ,  5F083LA01 ,  5F083LA12 ,  5F083LA16 ,  5F083LA21 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083NA01 ,  5F083PR05 ,  5F083PR09 ,  5F083PR10 ,  5F083PR40 ,  5F083ZA28
引用特許：
出願人引用 (1件) 審査官引用 (5件)
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