半導体装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：八田幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願平6-112985
公開番号（公開出願番号）：特開平7-273221
出願日： 1994年05月26日
公開日（公表日）： 1995年10月20日
要約：

【要約】【目的】埋没ビットライン構造とシリコンピラーを取り囲む垂直ゲート構造とを形成して、有効活性領域の面積を最大限に活用しうる高集積半導体装置及びその製造方法を提供する。【構成】半導体基板10にトレンチ分離領域12を形成し、このトレンチ分離領域12の形成された半導体基板10上にビットライン18を形成する。そして、このビットライン18上に、下から順にトランジスタのドレイン23、チャネル24及びソース領域25を形成してなるシリコンピラーを形成し、このシリコンピラーを取り囲んでその上に順にゲート絶縁膜26及びゲートライン28を形成する。隣接するゲートライン28の間には平坦化層30を形成する。そして、ゲートライン28上に、トランジスタのソース領域25を露出させるコンタクトホールを有する絶縁層32、34、36を形成し、この絶縁層32、34、36上に、コンタクトホールを通じてトランジスタのソース領域25に接続されるキャパシターのストレージノード46を形成する。

請求項（抜粋）：

半導体基板と、前記半導体基板に活性領域を限定するために形成されたトレンチ分離領域と、前記トレンチ分離領域の形成された前記半導体基板上に形成されたビットラインと、前記ビットライン上に形成され、下から順にトランジスタのドレイン、チャネル及びソース領域を形成してなるシリコンピラーと、前記シリコンピラーを取り囲んでその上に順に形成されたゲート絶縁膜及びゲートラインと、隣接する前記ゲートラインの間に形成された平坦化層と、前記ゲートライン上に形成され、前記トランジスタのソース領域を露出させるコンタクトホールを有する絶縁層と、前記絶縁層上に形成され、前記コンタクトホールを通じて前記トランジスタのソース領域に接続されるキャパシターのストレージノードとを具備することを特徴とする半導体装置。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 21/76 , H01L 29/78

FI (5件)：

H01L 27/10 325 E , H01L 21/76 L , H01L 27/10 325 P , H01L 27/10 325 C , H01L 29/78 301 X

引用特許：

審査官引用 (5件)

特開平4-239767
特開平4-257257
半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平3-184298 出願人：三菱電機株式会社

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