特許
J-GLOBAL ID：200903010037123081

ドライバ回路、IOセル及びレイアウト設計方法

発明者：
井上 源一郎

井上 源一郎 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-036256
公開番号（公開出願番号）：特開2001-230661
出願日： 2000年02月15日
公開日（公表日）： 2001年08月24日
要約：
【要約】【課題】 半導体集積回路におけるピーク電流を抑制することにより、半導体集積回路からの不要電磁波を低減できるようにする。【解決手段】 それぞれが固定の抵抗値を持ち直列に接続された第1〜第4の抵抗31〜34が設けられ、各抵抗31〜34の入力側には、それぞれが固定の容量値を持つ第1〜第4の容量41〜44が並列に設けられている。また、4対の抵抗及び容量の接続状態が遅延時間調整信号により変更される4つの転送ゲートを有している。4つの転送ゲートは、第1〜第4の遅延時間調整端子13〜16とそれぞれ接続されているため、外部から第1〜第4の遅延時間調整端子13〜16に入力される4ビットの遅延時間調整信号によって各転送ゲートの導通状態が設定されることにより、出力端子から出力される信号の遅延時間を変更可能としている。
請求項（抜粋）：
外部から入力される遅延時間調整信号に基づいて、入力信号に所定の遅延時間を付与された出力信号を出力することを特徴とするドライバ回路。
IPC (4件)：
H03K 5/13 ,  G06F 17/50 ,  H01L 21/82 ,  H03K 5/1252
FI (4件)：
H03K 5/13 ,  G06F 15/60 658 U ,  H01L 21/82 P ,  H03K 5/01 G
Fターム (36件)：
5B046AA08 ,  5B046BA03 ,  5F064BB05 ,  5F064BB06 ,  5F064BB07 ,  5F064CC12 ,  5F064CC22 ,  5F064CC23 ,  5F064DD01 ,  5F064DD02 ,  5F064DD05 ,  5F064DD25 ,  5F064DD32 ,  5F064EE02 ,  5F064EE05 ,  5F064FF04 ,  5F064FF05 ,  5F064FF06 ,  5F064FF09 ,  5F064FF24 ,  5F064FF52 ,  5F064HH06 ,  5F064HH11 ,  5F064HH12 ,  5J001AA05 ,  5J001BB00 ,  5J001BB10 ,  5J001BB11 ,  5J001BB12 ,  5J001DD04 ,  5J001DD05 ,  5J039BB04 ,  5J039BB18 ,  5J039KK10 ,  5J039KK13 ,  5J039MM08
引用特許：
審査官引用 (9件)
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平10-168172   出願人：株式会社日立製作所
  • 遅延発生装置、デ-タ処理システム及びデ-タ伝送システム
    公報種別：公開公報   出願番号：特願平6-088454   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
  • 出力バッファ
    公報種別：公開公報   出願番号：特願平5-125531   出願人：新日本製鐵株式会社
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