特許
J-GLOBAL ID：200903010064452046
PLL回路のロック検出回路
発明者：
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出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-190742
公開番号（公開出願番号）：特開平8-213902
出願日： 1995年07月26日
公開日（公表日）： 1996年08月20日
要約：
【要約】【課題】 本発明は、正確にかつ安定にロック状態の判断を行えるPLL回路のロック検出回路に関し、基準信号としてのデータ信号にジッタ等が入り込んでもデータ信号に同期したクロック信号を安定に抽出すると共に、ロック状態またはアンロック状態を誤って判断することのないようにすることを目的とする。【解決手段】 基準信号入力手段2、比較信号入力手段3、基準信号入力手段2と比較信号入力手段3の各出力信号とを比較する比較回路4、および、比較回路4の出力信号からロック検出信号を出力するロック検出信号検出手段5から構成され、比較回路4は、基準信号入力手段2に接続されたウインド生成手段41と、ウインド生成手段41と比較信号入力手段3の各出力信号が入力されるエッジ検出手段42と、エッジ検出手段42の出力信号が入力され、かつ、その出力信号がロック検出信号検出手段5に接続される時定数手段43とを備える。
請求項（抜粋）：
基準信号入力手段、比較信号入力手段、該基準信号入力手段から出力される基準信号と該比較信号入力手段からの出力信号とを比較する比較回路、および、該比較回路の出力信号からロック検出信号を出力するロック検出信号検出手段から構成されるPLL回路のロック検出回路において、当該比較回路は、該基準信号入力手段に接続されたウインド生成手段、該ウインド生成手段の出力信号と該比較信号入力手段の出力信号とが入力されるエッジ検出手段、および、該エッジ検出手段の出力信号が入力され、かつ、その出力信号が前記ロック検出信号検出手段に接続されている時定数手段とを備えていることを特徴とするPLL回路のロック検出回路。
引用特許：
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