特許
J-GLOBAL ID：200903010084279812

半導体装置の製造方法

発明者：
五十嵐 孝行

五十嵐 孝行 について

, 
山脇 正雄

山脇 正雄 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-326395
公開番号（公開出願番号）：特開平11-163176
出願日： 1997年11月27日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】 MOSトランジスタの形成時のエッチングダメージが、バイポーラトランジスタが形成される領域に及ぶことを防止するとともに、バイポーラトランジスタの形成時のエッチングダメージが、MOSトランジスタが形成される領域に及ぶことを防止し、加えて、トランジスタ形成時の酸化膜のエッチングなどによる分離酸化膜の膜厚の減少を抑制して、素子分離性能の劣化を防止する。【解決手段】 バイポーラトランジスタが形成される領域60及びCMOSトランジスタが形成される領域61、62の上に、ゲート電極の形成材料13a、13bを堆積し、これをパターニングして、ゲート電極13を形成するとともに、バイポーラトランジスタが形成される領域60上に上記材料13a、13bを残存させる。次に、CMOSトランジスタが形成される領域61、62の上に保護膜40を堆積したままで、ベース及びエミッタ電極23a、26aを形成する。
請求項（抜粋）：
バイポーラトランジスタ及びMOSトランジスタを半導体基板の同一主面に形成する半導体装置の製造方法において、上記半導体基板主面の上記バイポーラトランジスタが形成される領域及び上記MOSトランジスタが形成される領域の上に、上記MOSトランジスタのゲート電極の形成材料を堆積する工程と、上記ゲート電極の形成材料をパターニングして、上記ゲート電極を形成するとともに、上記バイポーラトランジスタが形成される領域上に上記材料を残存させる工程と、上記半導体基板主面の上記MOSトランジスタが形成される領域の上に保護膜を堆積する工程と、上記MOSトランジスタが形成される領域を上記保護膜にて覆った状態で、上記バイポーラトランジスタのベース及びエミッタ電極を形成する工程とを含む半導体装置の製造方法。
IPC (3件)：
H01L 21/8249 ,  H01L 27/06 ,  H01L 21/8222
FI (2件)：
H01L 27/06 321 A ,  H01L 27/06 101 U
引用特許：
審査官引用 (7件)
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