特許

J-GLOBAL ID：200903010110757680

積和演算回路

発明者： 小高 巳季彦 ,  馬場 光晴
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 前田 実
公報種別：公開公報
出願番号（国際出願番号）：特願平8-053038
公開番号（公開出願番号）：特開平9-245019
出願日： 1996年03月11日
公開日（公表日）： 1997年09月19日
要約：

【要約】【課題】 積生成時の不要なオーバーフロー発生を予測することができ、飽和演算機能付き符号拡張方式の積和演算回路においても2入力加算器を2つ別々の回路で必要としない積和演算回路を提供する。【解決手段】 積和演算回路100は、2次のブース理論を用いてブースエンコードを行うブースエンコーダ104と、被乗数とブースエンコーダ104からの出力により(M/2)個の部分積を生成・加算し、2個の中間積に圧縮して出力する乗算アレイと106と、被乗数及び乗数に基づいて積生成時に不要なオーバーフローが発生するか否かを予測するオーバーフロー予測回路105と、乗算アレイ106から出力された2個の中間積と累積データを加算して出力を2本に絞る桁上げ保存加算器107と、桁上げ保存加算器107からの2本の出力を加算し、加算和を積和演算結果として出力し、(M+N)bitを超えるキャリーアウトも出力する2入力加算器108と、オーバーフロー予測回路105からの出力と2入力加算器108のキャリーアウト出力との排他的論理和をとる排他的論理和ゲート109とを備える。

請求項（抜粋）：

乗算対象となる2個の2進数M、N(M、Nは任意のビット数)の乗算による積(Mビット×Nビット)と加算を行う任意の1個の2進数(M+Nビット)を入力信号として(M+N)ビットの積和演算を行う積和演算回路において、被乗数と乗数から部分積を生成・加算し、中間積に圧縮して出力する乗算アレイと、被乗数及び乗数に基づいて積生成時にオーバーフローが発生することを予測するオーバーフロー予測手段と、前記乗算アレイから出力された中間積と累積データを加算し、該加算和を積和演算結果として出力するとともに、(M+N)ビットを超えるキャリーアウトも出力する加算手段とを備えることを特徴とする積和演算回路。

IPC (3件)：

G06F 17/10 ,  G06F 7/38 ,  G06F 7/52 310

FI (3件)：

G06F 15/31 S ,  G06F 7/38 Y ,  G06F 7/52 310 A

引用特許：

審査官引用 (3件)

• 特開平2-288974
  
• 特開平1-267728
  
• 演算回路
  公報種別：公開公報   出願番号：特願平3-268605   出願人：アメリカンテレフォンアンドテレグラフカムパニー