特許

J-GLOBAL ID：200903010122312098

デュアルメタルゲートCMOSデバイスおよびその製造方法

発明者： ヤンジュン マ ,  ヨシ オノ ,  ダビッド ラッセル エバンス ,  シェン テン スー
出願人/特許権者： シャープ株式会社
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願2002-075150
公開番号（公開出願番号）：特開2002-329794
出願日： 2002年03月18日
公開日（公表日）： 2002年11月15日
要約：

【要約】 (修正有)【課題】 ポリシリコンをゲート領域に用いない、効率的かつ信頼性のあるCMOSデバイスを提供する。【解決手段】 デュアルメタルゲートCMOSを製造する方法は、シリコン基板を調整して、それぞれがnウェル14およびpウェル16を含むデバイス領域を形成する工程と、ゲート領域にゲート酸化物を形成し、nウェルおよびpウェルのそれぞれに置換ゲートを堆積する工程と、イオンを注入して、nウェルおよびpウェルのそれぞれにソース領域およびドレイン領域を形成する工程と、置換ゲートおよびゲート酸化物を除去する工程と、ゲート領域に高k誘電体38を堆積する工程と、pウェルのゲート領域に第1のメタル42を堆積する工程と、nウェルおよびpウェルのそれぞれのゲート領域に第2のメタル44を堆積する工程と、上記工程によって得られる構造を絶縁し、金属配線の接続をする工程とを包含する。

請求項（抜粋）：

デュアルメタルゲートCMOSを製造する方法であって、a) シリコン基板を調整して、それぞれがnウェルおよびpウェルを含むデバイス領域を形成する工程と、b) ゲート領域にゲート酸化物を形成し、該nウェルおよび該pウェルのそれぞれに置換ゲートを堆積する工程と、c) イオンを注入して、該nウェルおよび該pウェルのそれぞれにソース領域およびドレイン領域を形成する工程と、d) 該置換ゲートおよび該ゲート酸化物を除去する工程と、e) 該ゲート領域に高k誘電体を堆積する工程と、f) 該pウェルの該ゲート領域に第1のメタルを堆積する工程と、g) 該nウェルおよび該pウェルのそれぞれの該ゲート領域に第2のメタルを堆積する工程と、h) 該工程a)〜g)によって得られる構造を絶縁し、金属配線の接続をする工程とを包含する、方法。

IPC (4件)：

H01L 21/8238 ,  H01L 21/28 301 ,  H01L 27/092 ,  H01L 29/43

FI (3件)：

H01L 21/28 301 R ,  H01L 27/08 321 D ,  H01L 29/62 G

Fターム (25件)：

4M104AA01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB06 ,  4M104BB13 ,  4M104BB16 ,  4M104BB36 ,  4M104CC05 ,  4M104DD03 ,  4M104DD26 ,  4M104EE03 ,  4M104EE16 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB00 ,  5F048BB04 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BE03 ,  5F048BG11

引用特許：

審査官引用 (5件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-140399   出願人：日本電気株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-124405   出願人：株式会社東芝
• 特開昭58-087858
  
• 特開昭58-087858
  
• トランジスタ作製方法
  公報種別：公開公報   出願番号：特願2000-049739   出願人：テキサスインスツルメンツインコーポレイテツド