DRAMキャパシタの製造方法

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出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願2000-240400
公開番号（公開出願番号）：特開2002-009261
出願日： 2000年08月08日
公開日（公表日）： 2002年01月11日
要約：

【要約】 (修正有)【課題】DRAMキャパシタの小型化および信頼性の向上を目的としてプロセスウインドウおよびオーバレイマージを改善する。【解決手段】基板200上にアクティブ領域204を形成した後、複数の互いに平行なワード線206を形成する。ついでメモリセルの拡散層とビット線間および拡散層とキャパシタノード間を接続するための第1プラグ222aと第2プラグ222bを形成する。ビット線接触開口部228およびノード接触開口部240は各プラグに対して自己整合的に形成される。この後、ビット線接触208上にビット線(アート線206に直交)が形成され、ノード接触上にキャパシタノードの導電材が堆積される。

請求項（抜粋）：

ダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法であって、基板を提供するステップと、パターニングによって前記基板に複数のアクティブ領域を形成するステップと、前記基板上に、スペースによって互いに分離された複数の平行なワード線を形成するステップと、第1絶縁層を形成するために、前記ワード線の間の前記スペースに絶縁材を堆積させるステップと、ビット線接触を形成するための第1自己整合接触開口部と、ノード接触を形成するための第2自己整合接触開口部とを形成するために、前記第1絶縁層をパターニングするステップと、第1自己整合接触および第2自己整合接触を形成するために、前記第1自己整合接触開口部および前記第2自己整合接触開口部のそれぞれに、導電材を堆積させるステップと、前記ワード線上に第2絶縁層を形成するステップと、ビット線接触開口部を形成するために、前記第2絶縁層をパターニングするステップと、ビット線接触を形成するために、前記ビット線接触開口部に導電材を堆積させて、前記ビット線接触が、前記第1自己整合接触を介して、前記基板に電気的に接続されるようにするステップと、前記第2絶縁層上に誘電体層を形成するステップと、前記ワード線に直交する複数の平行な溝を形成するために、前記誘電体層をパターニングするステップと、複数のビット線を形成するために、前記溝に導電材を堆積させて、前記ビット線の上面が、前記誘電体層の上面より下で、かつ、前記ビット線が、前記ビット線接触を介して、前記第1自己整合接触に電気的に接続されるようにするステップと、前記溝が満たされるように、前記ビット線上に硬材層を形成するステップと、ノード接触開口部を形成するために、前記誘電体層と前記第2絶縁層をパターニングするステップと、ノード接触を形成するために、前記第2自己整合接触を介して、前記基板に電気的に接続されている前記ノード接触開口部に、導電材を堆積させるステップとからなることを特徴とするダイナミック・ランダム・アクセス・メモリ(DRAM)キャパシタの製造方法。

IPC (2件)：

H01L 27/108 , H01L 21/8242

FI (2件)：

H01L 27/10 621 C , H01L 27/10 681 Z

Fターム (10件)：

5F083AD48 , 5F083AD56 , 5F083AD61 , 5F083GA09 , 5F083KA03 , 5F083KA06 , 5F083MA06 , 5F083MA20 , 5F083PR29 , 5F083PR40

引用特許：

審査官引用 (4件)

半導体集積回路装置の製造方法
公報種別：公開公報出願番号：特願平10-324716 出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平10-268748 出願人：株式会社東芝
白金薄膜,半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平8-028928 出願人：株式会社日立製作所

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