特許
J-GLOBAL ID：200903010353785142
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-185485
公開番号（公開出願番号）：特開2003-008016
出願日： 2001年06月19日
公開日（公表日）： 2003年01月10日
要約：
【要約】【課題】 Poly-Si層へのドーピングのための工程を独自に必要とすることなく、ゲート絶縁耐圧および寿命の低下を引き起こさない半導体装置の製造方法を提供する。【解決手段】 シリコン基板1の上にゲート絶縁膜5を形成する工程と、ゲート酸化膜5の表面上にPoly-Si層20を成膜する工程と、Poly-Si層20をパターニングする工程と、ゲート酸化膜5のうち露出部分及びPoly-Si層20の端部の下方に位置する部分をエッチングする工程と、熱酸化を行なうことで、シリコン基板1及びPoly-Si層20の表面を覆うように酸化膜7を形成する工程と、シリコン基板1の表層部及びPoly-Si層20に不純物をイオン注入することで、シリコン基板1の表層部に不純物層を形成すると共にPoly-Si層20を低抵抗化する工程とを行なう。
請求項（抜粋）：
半導体基板(1)の上にゲート絶縁膜(5)を形成する工程と、前記ゲート絶縁膜(5)の表面上にPoly-Si層(20)を成膜する工程と、前記Poly-Si層(20)をパターニングする工程と、前記ゲート絶縁膜(5)のうち露出部分及び前記Poly-Si層(20)の端部の下方に位置する部分をエッチングする工程と、熱酸化を行なうことで、前記半導体基板(1)及び前記Poly-Si層(20)の表面を覆うように酸化膜(7)を形成する工程と、前記半導体基板(1)の表層部及び前記Poly-Si層(20)に不純物をイオン注入することで、前記半導体基板(1)の表層部に不純物層を形成すると共に前記Poly-Si層(20)を低抵抗化する工程とを含んでいることを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 29/78 652
, H01L 21/28 301
H01L 29/78 652 K
, H01L 21/28 301 A
4M104AA01
, 4M104BB01
, 4M104BB40
, 4M104CC05
, 4M104DD43
, 4M104DD55
, 4M104DD78
, 4M104DD88
, 4M104EE09
, 4M104FF06
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH20
