特許

J-GLOBAL ID：200903010452975840

半導体基板の製造方法

発明者： 仙田 剛士 ,  泉妻 宏治 ,  五十嵐 昌人 ,  栗田 久嗣 ,  松下 嘉明
出願人/特許権者： 東芝セラミックス株式会社
代理人 (1件)： 木下 茂
公報種別：公開公報
出願番号（国際出願番号）：特願2003-145765
公開番号（公開出願番号）：特開2004-349522
出願日： 2003年05月23日
公開日（公表日）： 2004年12月09日
要約：

【課題】SiGe層を有する半導体基板の製造方法において、SiGe層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供する。【解決手段】シリコン基板上に、第1のSiGe層を厚さ10〜200nmで形成する工程と、前記基板を900°C以上でアニール処理する工程と、前記第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する工程とを備えていることを特徴とする半導体基板の製造方法を用いる。【選択図】 なし

請求項（抜粋）：

シリコン基板上に、第1のSiGe層を厚さ10〜200nmで形成する工程と、前記基板を900°C以上でアニール処理する工程と、前記第1のSiGe層上に、第2のSiGe層を厚さ10〜300nmで形成する工程とを備えていることを特徴とする半導体基板の製造方法。

IPC (3件)：

H01L21/20 ,  H01L21/205 ,  H01L21/324

FI (3件)：

H01L21/20 ,  H01L21/205 ,  H01L21/324 X

Fターム (16件)：

5F045AA06 ,  5F045AB01 ,  5F045AB02 ,  5F045AC01 ,  5F045AC19 ,  5F045AD10 ,  5F045AD12 ,  5F045AE01 ,  5F045AF03 ,  5F045BB12 ,  5F045CB02 ,  5F045DA53 ,  5F045HA16 ,  5F052DA03 ,  5F052KA01 ,  5F052KA05

引用特許：

審査官引用 (2件)

• シリコンウェーハおよびその製造方法
  公報種別：公開公報   出願番号：特願2000-173182   出願人：三菱マテリアルシリコン株式会社, 三菱マテリアル株式会社
• 半導体装置の製造方法及び半導体装置
  公報種別：公開公報   出願番号：特願2001-323914   出願人：シャープ株式会社