MOSFET一体化フィールドエミッタアレイ及びその製造方法

発明者： ,
出願人/特許権者： ,
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-253268
公開番号（公開出願番号）：特開平9-219145
出願日： 1996年09月25日
公開日（公表日）： 1997年08月19日
要約：

【要約】【課題】フィールドエミッタアレイとその駆動素子であるMOSFETとは電気的に連結すべきであり、駆動電圧を低めにくいことは勿論、画素の均一性の確保も難しく、また、電気的な結合に因る付加工程によって FEDの製造原価が高くなる問題点を解決することにある。【解決手段】本発明は、フィールドエミッタアレイとMOSFETを同一基板の上に並立的に具現することにより、即ち、Si-FEAまたは金属 FEAとMOSFETの製造工程中、共通工程を用い、二つの素子を共に具現するものであって、窒化シリコン膜を選択的に食刻して電界放出チップとMOSFETのアクティブ領域を形成し、LOCOS工程により FEAのゲート絶縁膜及びフィールド酸化膜を同時に形成し、FEA のゲート電極(row line)及びカソード電極(column line)とMOSFETとが各々電気的に結合されるようにフィールドエミッタアレイとMOSFETが一体的に製造され、上記 FEAとMOSFETを同時に具現することができる構造と製造方法を提供し、フィールドエミッタアレイとその駆動回路とが一体化されたディスプレイモジュールの製作に直接的に応用することができる。

請求項（抜粋）：

n+ ドーピングされP型シリコン基板のカソード電極として機能するシリコン層上に電子の放出のための多数の電界放出チップが配列されたフィールドエミッタアレイが形成され、上記フィールドエミッタアレイを駆動させるために、フィールドエミッタアレイの位置する部分の外の上記シリコン基板にMOSFETからなる回路を形成させることにより、フィールドエミッタアレイのゲート電極(row line)及びカソード電極(column line)が各々MOSFETと電気的に結合するようになっていることを特徴とするMOSFETを一体化したフィールドエミッタアレイ。

IPC (5件)：

H01J 1/30 , H01J 9/02 , H01L 21/8238 , H01L 27/092 , H01L 29/78

FI (4件)：

H01J 1/30 B , H01J 9/02 B , H01L 27/08 321 M , H01L 29/78 301 X

引用特許：

審査官引用 (3件)

電界放出型陰極装置
公報種別：公開公報出願番号：特願平5-270632 出願人：日本電気株式会社
特表平4-506435
特表平4-506435

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