特許
J-GLOBAL ID：200903010976843070
半導体記憶装置
出願人/特許権者：
松下電器産業株式会社
松下電器産業株式会社 について
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-269872
公開番号（公開出願番号）：特開2003-077272
出願日： 2001年09月06日
公開日（公表日）： 2003年03月14日
要約：
【要約】【課題】 レイアウト面積を小さくする。【解決手段】 アクセスすべきメモリセルのトランジスタTa-ビット線対(Bai1,/Bai1),(Bai2,/Bai2)-列選択スイッチ14ai,15ai-データ線対DBaの経路のポートAと、アクセスすべきメモリセルのトランジスタTb-ビット線対(Bbi1,/Bbi1),(Bbi2,/Bbi2)-列選択スイッチ14bi,15bi-データ線対DBbの経路のポートBとをクロックCLKの2周期でインターリーブ動作させる。データ線対DBa,DBbに転送されたデータはトランスファゲート50,51によってクロックCLKの1周期ごとに交互にデータ線対RDBに転送され、リードアンプ25によって増幅され入出力バッファ27へ出力される。入出力バッファ27はリードアンプ25からのデータをクロックCLKの1周期で外部へ出力する。
請求項（抜粋）：
半導体記憶装置であって、行および列に配置された複数のメモリセルと、前記行に配置された複数の第1および第2のワード線と、前記列に配置された複数の第1および第2のビット線とを備え、前記複数のメモリセルの各々は、第1のトランジスタと、第2のトランジスタと、キャパシタとを含み、前記第1のトランジスタは、対応する第1のビット線と前記キャパシタとの間に接続され、対応する第1のワード線の電圧をゲートに受け、前記第2のトランジスタは、対応する第2のビット線と前記キャパシタとの間に接続され、対応する第2のワード線の電圧をゲートに受け、前記半導体記憶装置はさらに、データ線と、前記複数の第1のビット線に対応して設けられ、各々が対応する第1のビット線と前記データ線とを接続/非接続にする複数の第1の列選択スイッチと、前記複数の第2のビット線に対応して設けられ、各々が対応する第2のビット線と前記データ線とを接続/非接続にする複数の第2の列選択スイッチと、アクセスすべきメモリセルに対応する第1および第2のワード線を駆動するワード線ドライバと、アクセスすべきメモリセルに対応する第1および第2の列選択スイッチをオン/オフする列選択回路と、外部とデータのやりとりをする入出力バッファと、メモリセルから前記データ線に読み出されたデータを前記入出力バッファへ転送し、前記入出力バッファからの書き込みデータを前記データ線へ転送するデータ転送回路とを備え、前記半導体記憶装置は、前記ワード線ドライバおよび前記列選択回路をインターリーブ動作させ、前記データ転送回路および前記入出力バッファはインターリーブ動作させないことを特徴とする半導体記憶装置。
IPC (3件)：
FI (7件)：
G11C 11/34 362 G
, G11C 11/34 362 S
, G11C 11/34 353 F
, G11C 11/34 354 Q
, G11C 11/34 353 C
, G11C 11/34 354 R
, G11C 11/34 362 H
Fターム (27件)：
5M024AA20
, 5M024AA55
, 5M024AA75
, 5M024BB04
, 5M024BB09
, 5M024BB15
, 5M024BB17
, 5M024BB28
, 5M024BB33
, 5M024BB35
, 5M024BB36
, 5M024CC97
, 5M024DD02
, 5M024DD45
, 5M024DD59
, 5M024GG20
, 5M024HH10
, 5M024JJ02
, 5M024JJ17
, 5M024JJ20
, 5M024JJ32
, 5M024JJ36
, 5M024JJ60
, 5M024PP01
, 5M024PP02
, 5M024PP03
, 5M024PP07
引用特許：
Copyright (c) 2009 Japan Science and Technology Agency. All Rights Reserved