特許

J-GLOBAL ID：200903010999526870

半導体デバイスの製造方法

発明者： 佐々木 秀彦 ,  辨崎 清隆
出願人/特許権者： 株式会社村田製作所
公報種別：公開公報
出願番号（国際出願番号）：特願平5-222557
公開番号（公開出願番号）：特開平7-078836
出願日： 1993年09月07日
公開日（公表日）： 1995年03月20日
要約：

【要約】【目的】 本発明は、二層構造のダミーゲートを用い、簡単な製造工程でもって、短ゲート長でかつ低抵抗のゲート電極を、高歩留まり、高スループットで製造することのできる半導体デバイスの製造方法を提供することを目的とする。【構成】 本発明は、半導体基板上に、第一層絶縁膜および第二層絶縁膜を設けて、2層構造のダミーゲートを形成し、このダミーゲートをレジストに反転し、ゲート電極用金属を蒸着し、レジストをエッチングして不要蒸着金属をリフトオフして、ゲート電極を形成する半導体デバイスの製造方法である。

請求項（抜粋）：

化合物半導体基板上に、熱処理保護用の第一層絶縁膜を設け、この第一層絶縁膜の上に、この第一層絶縁膜に比べてエッチング速度の遅い第二層絶縁膜を設ける工程と、前記第二層絶縁膜で形成したダミーゲートをマスクとしてイオン注入を行い、熱処理を行う工程と、前記ダミーゲートをマスクとして第一層絶縁膜を所望の寸法までエッチングする工程と、レジストを塗布し、ダミーゲートの頭出しを行う工程と、第一層絶縁膜および第二層絶縁膜のダミーゲートをエッチングして、レジストに反転する工程と、ゲート電極用金属を蒸着し、レジストをエッチングし、その上の不要蒸着金属をリフトオフして、ゲート電極を形成する工程と、よりなる半導体デバイスの製造方法。

IPC (2件)：

H01L 21/338 ,  H01L 29/812

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-185426   出願人：株式会社村田製作所
• 特開昭60-053086
  
• 特開昭60-053086