特許
J-GLOBAL ID：200903011053160430

半導体素子及びその製造方法

発明者：
山口 正一

山口 正一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2002-105962
公開番号（公開出願番号）：特開2003-303965
出願日： 2002年04月09日
公開日（公表日）： 2003年10月24日
要約：
【要約】【課題】 低オン電圧特性と高速スイッチング性能を同時に備えたパワー半導体素子、特に低中耐圧の半導体素子においても実現可能とするパワー半導体素子を提供することを目的とする。【解決手段】 n型バッファ層1の一方の表面上にn型ベース層21とp型ベース層22が交互に繰返し配列されたストライプ状のベース層を形成し、このベース層状にp型ウェル層3、n型エミッタ層4、エミッタ電極10及び絶縁ゲート電極6を形成する。また、n型バッファ層1の他方の表面上にn型半導体層7とp型コレクタ層9が互いに繰返し配列されたストライプ形状を成しており、n型半導体層7の表面にはn型コレクタ短絡層8、またn型コレクタ短絡層8及びp型コレクタ層9上にはコレクタ電極11を形成する。
請求項（抜粋）：
第1導電型ベース層と、この第1導電型ベース層の一方の表面に選択的に形成された第2導電型ウェル層と、この第2導電型ウェル層表面に選択的に形成された第1導電型エミッタ層と、この第1導電型エミッタ層及び前記第2導電型ウェル層上に形成された第1の主電極と、前記第1導電型ベース層及び前記第2導電型ウェル層上にゲート絶縁膜を介して形成され、且つ隣接する前記第1導電型エミッタの間に形成された絶縁ゲート電極と、前記第1導電型ベース層の他方の表面上に選択的に複数形成された第1導電型半導体層と、これら第1導電型半導体層の表面に形成された第1導電型コレクタ短絡層と、前記第1導電型ベース層の他方の表面上、且つ隣り合う前記第1導電型半導体層及び前記第1導電型コレクタ短絡層との間に形成された第2導電型コレクタ層と、この第2導電型コレクタ層及び前記第1導電型コレクタ短絡層の表面上に形成された第2の主電極とを有することを特徴とする半導体素子。
IPC (5件)：
H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 653 ,  H01L 29/78 655 ,  H01L 21/336
FI (5件)：
H01L 29/78 652 H ,  H01L 29/78 652 C ,  H01L 29/78 653 C ,  H01L 29/78 655 D ,  H01L 29/78 658 Z
引用特許：
審査官引用 (3件)

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