特許
J-GLOBAL ID：200903011135449447

不揮発性半導体記憶装置およびその製造方法

発明者：
原口 恵一

原口 恵一 について

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加藤 正高

加藤 正高 について

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金光 賢司

金光 賢司 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-169660
公開番号（公開出願番号）：特開2005-353646
出願日： 2004年06月08日
公開日（公表日）： 2005年12月22日
要約：
【課題】 不揮発性半導体記憶装置の微細化、大容量化を推進する。【解決手段】 フラッシュメモリのメモリセルMCは、p型ウエル3の表面に形成された第1ゲート絶縁膜5と、第1ゲート絶縁膜5の上に形成され、側面および上面が酸化シリコン膜(第1絶縁膜)6で覆われた選択ゲート7と、選択ゲート7の両側にサイドウォール状に形成され、酸化シリコン膜6を介して選択ゲート7と電気的に分離されたフローティングゲート8と、酸化シリコン膜6およびフローティングゲート8のそれぞれの表面を覆うように形成された第2ゲート絶縁膜9と、第2ゲート絶縁膜9の上部に形成されたコントロールゲート10とを有する電界効果型トランジスタによって構成される。【選択図】 図2
請求項（抜粋）：
第1導電型の半導体基板の主面に形成された第1ゲート絶縁膜と、 前記第1ゲート絶縁膜上に形成され、側面および上面が第1絶縁膜で覆われた選択ゲートと、 前記選択ゲートの両側にサイドウォール状に形成され、前記第1絶縁膜を介して前記選択ゲートと電気的に分離されたフローティングゲートと、 前記フローティングゲートの表面を覆うように形成された第2ゲート絶縁膜と、 前記第2ゲート絶縁膜の上部に形成され、前記第2ゲート絶縁膜を介して前記フローティングゲートと電気的に分離されると共に、前記第2ゲート絶縁膜および前記第1絶縁膜を介して前記選択ゲートと電気的に分離されたコントロールゲートとを有する電界効果型トランジスタからなる複数のメモリセルが前記半導体基板の主面の第1方向およびこれと交差する第2方向に沿ってマトリクス状に配置されてなり、 前記第1方向に沿って配置された前記複数のメモリセルのそれぞれの前記コントロールゲートは、互いに接続されてワード線を構成し、 前記第2方向に沿って配置された前記複数のメモリセルのそれぞれの前記選択ゲートは、互いに接続されていることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (37件)：
5F083EP09 ,  5F083EP32 ,  5F083EP35 ,  5F083EP55 ,  5F083EP77 ,  5F083EP79 ,  5F083ER02 ,  5F083ER19 ,  5F083ER30 ,  5F083JA04 ,  5F083JA19 ,  5F083JA32 ,  5F083JA35 ,  5F083KA08 ,  5F083KA13 ,  5F083NA01 ,  5F083NA06 ,  5F083PR12 ,  5F083PR37 ,  5F083ZA21 ,  5F101BA16 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BB17 ,  5F101BC11 ,  5F101BD05 ,  5F101BD10 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH03 ,  5F101BH09
引用特許：
出願人引用 (3件)

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