半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-136935
公開番号（公開出願番号）：特開平9-320298
出願日： 1996年05月30日
公開日（公表日）： 1997年12月12日
要約：

【要約】【課題】テスト時間を短縮しつつ、欠陥メモリセルを有するメモリセル列の救済を可能とする半導体記憶装置を提供する。【解決手段】マルチビットテスト回路114は、所定のマルチビットテストモードにおいては、各メモリセルアレイブロックごとに、1つの列選択線により同時に選択されるメモリセルからの読出データについて、その論理の一致/不一致に応じた判定結果データRDM0,/RDM0,〜RDM3,/RDM3を出力する。各メモリセルアレイブロックごとに、1つの列選択線で選択されるメモリセル列の単位ごとに置換をすることが可能で、判定結果データRDM0,/RDM0,〜RDM3,/RDM3の値に応じて、欠陥メモリセルを含むメモリセル列の単位を置換する。

請求項（抜粋）：

半導体記憶装置であって、外部からの制御信号に応じて、前記半導体記憶装置のテストモード動作を制御する制御手段と、第1複数個のメモリセルブロックとを備え、前記メモリセルブロックの各々は、行列状に配置される複数のメモリセルと、外部からのアドレス信号に応じて、第2複数個のメモリセル列を同時に選択する列選択手段と、前記選択されたメモリセル列に属する前記メモリセルから前記第2複数個の記憶データを読出す読出手段とを含み、前記メモリセルアレイブロックの各々から前記第2複数個の前記記憶データを受けて、前記制御手段に制御され、すべての前記メモリセルブロックからの前記記憶データの比較結果に応じた第1の判定信号、および前記第2複数個の記憶データごとの比較結果にそれぞれ対応する前記第1複数個の第2の判定信号のいずれかを出力するテスト手段をさらに備える、半導体記憶装置。

IPC (3件)：

G11C 29/00 303 , G11C 29/00 301 , G11C 11/401

FI (3件)：

G11C 29/00 303 B , G11C 29/00 301 B , G11C 11/34 371 A

引用特許：

審査官引用 (3件)

特開平3-059896
半導体メモリ装置
公報種別：公開公報出願番号：特願平4-040329 出願人：日本電気株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平3-172253 出願人：株式会社東芝

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