特許

J-GLOBAL ID：200903011267313455

複数アドレス保持記憶装置

発明者： 高橋 学志 ,  山内 寛行 ,  赤松 寛範 ,  楠本 馨一 ,  岩田 徹 ,  寺田 裕 ,  平田 貴士
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-104244
公開番号（公開出願番号）：特開平11-024984
出願日： 1998年04月15日
公開日（公表日）： 1999年01月29日
要約：

【要約】【課題】 データバスを介してDRAMにランダムアクセスする際、バンクやローアドレスなどに関係なくアクセスされ、非効率的であった。【解決手段】 主記憶部101にアドレスバス207とデータバス218を独立して接続し、予めアドレスを複数個保持しておくアドレス一時記憶部103をアドレスバス207側に設けて、データの入出力に関係なく、主記憶部101へのアクセス毎にアドレスを記憶させておくことにより、アドレス入力のサイクルをパイプライン化でき、さらに保持されたアドレスを用いて主記憶部101が効率的に動作するようにアドレスを並べ換えてメモリにアクセスすることにより、無駄時間を減少させたアクセスを実現する。

請求項（抜粋）：

複数のプロセスまたは複数のプロセッサとの間でデータの授受を行う共有の複数アドレス保持記憶装置であって、主記憶部と、前記複数のプロセスまたは前記複数のプロセッサから前記主記憶部へアクセスするためのアドレスと前記主記憶部を制御するための制御信号とを入力するアドレスバスと、前記アドレスバスとは独立に動作して前記複数のプロセスまたは前記複数のプロセッサと前記主記憶部との間でデータを入出力するデータバスと、前記主記憶部のアドレス入力端に設けられて前記アドレスバスを通して入力される複数のアドレスの保持と複数のアドレスに対応した複数の制御信号の保持とが可能で保持したアドレスを順番に前記主記憶部へ与えるとともに制御信号を前記主記憶部に与えるアドレス一時記憶部と、前記主記憶部にアクセスされた順番に係わらずアクセスが高速となる順序に入れ換えて前記アドレス一時記憶部から前記主記憶部へアドレスおよび制御信号を与えるための並べ換え部とを備えた複数アドレス保持記憶装置。

IPC (4件)：

G06F 12/00 560 ,  G06F 12/02 590 ,  G06F 12/06 523 ,  G06F 12/06 540

FI (4件)：

G06F 12/00 560 C ,  G06F 12/02 590 B ,  G06F 12/06 523 C ,  G06F 12/06 540 C

引用特許：

審査官引用 (2件)

• ダイナミックランダムアクセスメモリシステムを制御するメモリコントローラ、およびダイナミックランダムアクセスメモリシステムへのアクセスの制御方法
  公報種別：公開公報   出願番号：特願平8-078750   出願人：エイエスティ・リサーチ・インコーポレイテッド
• 特開昭58-225432