半導体記憶素子

発明者： , ,
出願人/特許権者：
代理人 (11件)：前田弘 , 竹内宏 , 嶋田高久 , 竹内祐二 , 今江克実 , 藤田篤史 , 二宮克也 , 原田智雄 , 井関勝守 , 関啓 , 杉浦靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2007-107808
公開番号（公開出願番号）：特開2008-270313
出願日： 2007年04月17日
公開日（公表日）： 2008年11月06日
要約：

【課題】外部環境からの酸素拡散などによる半導体膜の特性劣化を抑制し、保持特性の優れた半導体記憶素子を提供する。【解決手段】半導体記憶素子は、強誘電体膜3と半導体膜4との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜3の分極状態を制御する電圧が印加されるゲート電極2と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極5、6とを備えている。半導体膜4は、n型の酸化物半導体で構成されており、半導体膜4の少なくともチャネルの部位を覆うように酸素バリア膜7が形成されている。【選択図】図1

請求項（抜粋）：

強誘電体膜と半導体膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶素子であって、前記電界効果トランジスタは、前記強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、前記チャネルの両端に設けられ、前記分極状態に応じて前記チャネルを流れる電流を検出するソース、ドレイン電極とを備え、前記半導体膜は、n型の酸化物半導体で構成されており、前記半導体膜の少なくとも前記チャネルの部位を覆うように酸素バリア膜が形成されている、半導体記憶素子。

IPC (3件)：

H01L 21/824 , H01L 27/105 , H01L 29/786

FI (4件)：

H01L27/10 444A , H01L29/78 613B , H01L29/78 619A , H01L29/78 618B

Fターム (49件)：

5F083FR05 , 5F083FR06 , 5F083GA11 , 5F083GA25 , 5F083GA27 , 5F083HA06 , 5F083HA10 , 5F083JA02 , 5F083JA13 , 5F083JA15 , 5F083JA17 , 5F083JA36 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA43 , 5F083JA60 , 5F083MA06 , 5F083MA16 , 5F083PR21 , 5F083PR22 , 5F083PR25 , 5F083PR42 , 5F083PR52 , 5F083ZA04 , 5F110AA14 , 5F110BB08 , 5F110CC01 , 5F110CC07 , 5F110DD01 , 5F110DD04 , 5F110EE01 , 5F110EE42 , 5F110FF01 , 5F110FF27 , 5F110GG04 , 5F110HK02 , 5F110HK04 , 5F110HK21 , 5F110HK32 , 5F110HL02 , 5F110HL04 , 5F110HL11 , 5F110HL22 , 5F110NN03 , 5F110NN22 , 5F110NN24 , 5F110NN28 , 5F110NN34

引用特許：

出願人引用 (1件)

FET型強誘電体メモリセルおよびFET型強誘電体メモリ
公報種別：公開公報出願番号：特願2004-122651 出願人：松下電器産業株式会社

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