特許
J-GLOBAL ID：200903081609812651

FET型強誘電体メモリセルおよびFET型強誘電体メモリ

発明者：
磯貝 和範

磯貝 和範 について

, 
上田 大助

上田 大助 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 小笠原 史朗
公報種別：公開公報
出願番号（国際出願番号）：特願2004-122651
公開番号（公開出願番号）：特開2005-310881
出願日： 2004年04月19日
公開日（公表日）： 2005年11月04日
要約：
【課題】 複数ビットデータの書き込みと読み出しとが可能なFET型強誘電体メモリセルおよびFET型強誘電体メモリを提供する。【解決手段】 半導体層140のうち、上部電極150下方の半導体領域140aと、上部電極160下方の半導体領域140bとの平面形状等を変化させて、半導体領域140a、140bの抵抗値を異ならせる。半導体領域140a、140bの抵抗値は、隣接する強誘電体層130の分極方向によっても変化する。0又は1に対応させる強誘電体層130の分極方向を決めておき、各上部電極150、160の下方領域毎に分極方向を制御すれば、1つのFET型強誘電体メモリセル100に2ビットのデータを書き込むことができる。書き込まれたデータによって半導体層140の抵抗値が異なるので、上部電極150、160間への読み出し電圧印加時に検出される電流値から、書き込まれているデータを識別して読み出すことができる。【選択図】 図1
請求項（抜粋）：
強誘電体層の分極状態を制御することによりデータの書き込みが行われ、半導体層を流れる電流値を検出することによりデータの読み出しが行われるFET型強誘電体メモリセルであって、 下部電極と、 前記下部電極上に形成された強誘電体層と、 前記強誘電体層上に形成された半導体層と、 前記半導体層上に形成された2以上の上部電極とを備え、 前記半導体層は、前記各上部電極に対応した領域を有し、 データ書き込み後における前記半導体層の各領域の抵抗値が、互いに異なることを特徴とするFET型強誘電体メモリセル。
IPC (2件)：
H01L27/105 ,  H01L29/786
FI (5件)：
H01L27/10 444A ,  H01L29/78 618C ,  H01L29/78 613B ,  H01L29/78 617T ,  H01L29/78 622
Fターム (33件)：
5F083FR05 ,  5F083FR07 ,  5F083GA09 ,  5F083HA02 ,  5F083HA10 ,  5F083JA12 ,  5F083JA15 ,  5F083JA38 ,  5F083JA43 ,  5F083JA45 ,  5F083PR22 ,  5F083PR36 ,  5F083ZA21 ,  5F110AA30 ,  5F110BB05 ,  5F110CC07 ,  5F110DD01 ,  5F110EE01 ,  5F110EE02 ,  5F110EE14 ,  5F110EE42 ,  5F110FF01 ,  5F110FF27 ,  5F110GG01 ,  5F110GG22 ,  5F110GG23 ,  5F110GG37 ,  5F110GG42 ,  5F110GG52 ,  5F110HK32 ,  5F110HM04 ,  5F110HM12 ,  5F110QQ14
引用特許：
審査官引用 (10件)
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