特許
J-GLOBAL ID：200903011337108811
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-183428
公開番号（公開出願番号）：特開2003-007056
出願日： 2001年06月18日
公開日（公表日）： 2003年01月10日
要約：
【要約】【課題】 回路面積の増大を抑制し、CASレイテンシが1の動作とCASレイテンシが2以上の動作とを両立させることが可能な半導体記憶装置を提供する。【解決手段】 リピータ回路30は、内部クロック生成回路16からクロック信号線CBL1により伝達されたクロック信号に基づいて、CASレイテンシが1か、あるいは2以上であるかに応じて、第1および第2のクロック信号のいずれかを出力する。第1のクロック信号は、外部クロックの周期内で2回活性パルスを有する。入出力回路200.2は、CASレイテンシが2以上では、第2のクロック信号の活性化に応答して、CASレイテンシが1では、第1のクロック信号およびイコライズ信号の活性化に応答して読出データを格納する。
請求項（抜粋）：
外部クロック信号に同期して、コマンドの入力およびデータの入出力を行なう半導体記憶装置であって、前記半導体記憶装置の動作を制御する制御回路と、行列状に配列された複数のメモリセルを含むメモリセルアレイと、前記外部クロック信号に応じて内部クロック信号を生成する内部クロック回路と、前記内部クロック信号を伝達するクロック信号線と、前記クロック信号線から前記内部クロック信号を受けて、読出コマンドが与えられた前記外部クロック信号の第1の活性化エッジから1クロック後にデータ読出しを開始する第1の動作モードと、前記第1の活性化エッジから2クロック以後にデータ読出しを開始する第2の動作モードとのいずれが指定されるかに応じて、前記内部クロック信号に基づく第1および第2のクロック信号のいずれかを出力するクロック変換回路とを備え、前記第2のクロック信号は、前記第2の動作モードにおいて、前記外部クロックと同じ周波数であって前記外部クロックに同期し、前記第1のクロック信号は、前記第1の動作モードにおいて、前記内部クロック信号の周期内で2回活性パルスを有し、前記メモリセルアレイからの読出データを伝達するためのデータバスと、イコライズ信号に応じて、前記データバスのイコライズを行なうイコライズ回路と、前記イコライズ信号を前記制御回路から伝達するためのコマンド信号線と、前記データ入出力端子と、前記データバスにより伝達された読出データを前記データ入出力端子に対して出力するための入出力回路とを備え、前記入出力回路は、前記第2の動作モードにおいては、前記第2のクロック信号の活性化に応答して前記読出データを格納して保持し、前記第1の動作モードにおいては、前記第1のクロック信号および前記イコライズ信号の活性化に応答して前記読出データを格納して保持するラッチ回路を含む、半導体記憶装置。
IPC (2件)：
G11C 11/407
, G11C 11/401
G11C 11/34 354 C
, G11C 11/34 362 S
, G11C 11/34 362 H
5M024AA44
, 5M024AA49
, 5M024AA52
, 5M024BB27
, 5M024BB28
, 5M024BB35
, 5M024DD14
, 5M024DD83
, 5M024GG01
, 5M024JJ02
, 5M024JJ19
, 5M024JJ32
, 5M024JJ53
, 5M024KK35
, 5M024LL01
, 5M024PP01
, 5M024PP02
, 5M024PP03
, 5M024PP07
, 5M024PP10
