特許
J-GLOBAL ID：200903011487655381
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平6-118185
公開番号（公開出願番号）：特開平7-326190
出願日： 1994年05月31日
公開日（公表日）： 1995年12月12日
要約：
【要約】【目的】本発明は回路面積の増大を防止しながら、動作速度の高速化を図り、かつ信号ラッチ回路間の信号伝達時間を同一にすることなく、各信号ラッチ回路を配設可能とするシンクロナスDRAMを提供することを目的とする。【構成】入力バッファ回路21から出力バッファ回路14までの信号伝達経路に複数のラッチ回路24が介在され、各ラッチ回路24のラッチ動作が同一のクロック信号CLKに基づいて制御されて、前記クロック信号CLKの1周期で各ラッチ回路24間の信号伝達が行われる。ラッチ回路24には、クロック信号CLKの入力タイミングを前段のラッチ回路から当該ラッチ回路までの信号伝達時間に適合させる制御信号発生回路16を介して前記クロック信号CLKが入力される。
請求項（抜粋）：
外部から入力バッファ(21)に動作制御信号(CS)が入力され、入力された動作制御信号(CS)を複数の信号伝達回路(22)を介してメモリセルアレイ(8)に出力して該メモリセルアレイ(8)内の記憶セルを選択し、前記選択された記憶セルからセル情報を読み出し、前記セル情報を複数のデータ伝達回路(23)を介して出力バッファ回路(14)に入力し、前記セル情報を前記出力バッファ(14)を介して読み出しデータ(Dout )として外部に出力し、前記入力バッファ(21)から出力バッファ(14)までの信号伝達経路に複数のラッチ回路(24)を介在させ、前記各ラッチ回路(24)のラッチ動作を同一のクロック信号(CLK)に基づいて制御して、前記クロック信号(CLK)の1周期で各ラッチ回路(24)間の信号伝達を行う半導体記憶装置であって、前記ラッチ回路(24)には、前記クロック信号(CLK)の入力タイミングを前段のラッチ回路から当該ラッチ回路までの信号伝達時間に適合させる制御信号発生回路(16)を介して前記クロック信号(CLK)を入力することを特徴とする半導体記憶装置。
引用特許：
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