特許
J-GLOBAL ID：200903011530084679
半導体素子の配線形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-011146
公開番号（公開出願番号）：特開平9-074134
出願日： 1996年01月25日
公開日（公表日）： 1997年03月18日
要約：
【要約】【課題】本発明の目的は、電導線の長さ及び垂直方向に配線の接続溝を自己整合的に形成し、電導線と接続溝との接触面を拡大させて半導体素子の信頼性を向上し得る半導体素子の配線形成方法を提供しようとするものである。【解決手段】基板上に絶縁層を形成して該絶縁層上所定領域に電導線グルーブを形成し、該電導線グルーブ領域の絶縁層を選択的に食刻して自己整合的に接続溝を形成し、該接続溝及び電導線グルーブ上面所定部位に配線層を形成して半導体素子の配線を形成するようになっている。
請求項（抜粋）：
ウィンドーと該ウィンドーに連結された配線領域とを有する電導線を備えた半導体素子の基板上に配線層を形成する方法であって、該基板上に絶縁層を形成する段階と、該絶縁層上に食刻停止膜(Etch-stop layer)を形成する段階と、前記ウィンドーと該ウィンドーに連結された配線領域側の食刻停止膜及び所定厚さの前記絶縁層を食刻する段階と、それら食刻停止膜及び絶縁層上にマスク層を形成する段階と、該マスク層をエッチングして前記ウィンドー中心部側のマスク層を除去する段階と、前記ウィンドー中心部側の絶縁層を食刻し接続溝を形成する段階と、を順次行う半導体素子の配線形成方法。
引用特許：
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