特許

J-GLOBAL ID：200903011627028838

メモリ検査システム、遊技機用表示装置およびメモリ検査方法

発明者： 塚越 真一
出願人/特許権者： セイコーエプソン株式会社
代理人 (2件)： 布施 行夫 ,  大渕 美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2007-233851
公開番号（公開出願番号）：特開2009-061215
出願日： 2007年09月10日
公開日（公表日）： 2009年03月26日
要約：

【課題】画像変換部に接続されたメモリの検査時間をより短縮することが可能なメモリ検査システム等を提供すること。【解決手段】表示装置100が、画像の大きさを変換するスケーラ140と、スケーラ140と通信路180を介して接続されたCPU110と、スケーラ140と通信路192を介して接続されたGPU120と、GPU120と通信路193を介して接続されたVRAM130と、スケーラ140と通信路194を介して接続されたVRAM150と、を含むメモリ検査システムにおいて、通信路192〜194は、通信路180よりも高速でデータ転送が可能に形成され、VRAM130には、メモリ検査用データが記憶され、CPU110が、GPU120に書き込み制御情報を出力し、GPU120が、前記書き込み制御情報に基づき、前記メモリ検査用データをスケーラ140に転送し、スケーラ140が、前記メモリ検査用データをVRAM150に書き込む。【選択図】図1

請求項（抜粋）：

画像の大きさを変換する画像変換部と、 前記画像変換部と第1の通信路を介して接続されたCPUと、 前記画像変換部と第2の通信路を介して接続された画像形成部と、 前記画像形成部と第3の通信路を介して接続された第1のメモリと、 前記画像変換部と第4の通信路を介して接続された第2のメモリと、 を含むメモリ検査システムにおいて、 前記第2、第3および第4の通信路の通信速度は、前記第1の通信路の通信速度よりも高速であって、 前記第1のメモリには、メモリ検査用データが記憶され、 前記CPUは、前記画像形成部に前記メモリ検査用データを前記第2のメモリに書き込ませることを指示する書き込み制御情報を出力し、 前記画像形成部は、前記書き込み制御情報に基づき、前記第2の通信路を介して前記第2の通信路を介して前記メモリ検査用データを前記画像変換部に転送し、 前記画像変換部は、前記第4の通信路を介して前記メモリ検査用データを前記第2のメモリに書き込むことを特徴とするメモリ検査システム。

IPC (1件)：

A63F 7/02

FI (3件)：

A63F7/02 330 ,  A63F7/02 326Z ,  A63F7/02 320

Fターム (3件)：

2C088DA21 ,  2C088EA10 ,  2C088EB58

引用特許：

出願人引用 (1件)

• 遊技機
  公報種別：公開公報   出願番号：特願2003-371321   出願人：株式会社三共