自己整合セルを有するMOSゲート型デバイスの製造方法

発明者：
出願人/特許権者：
代理人 (1件)：青山葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-330763
公開番号（公開出願番号）：特開平10-189969
出願日： 1997年10月24日
公開日（公表日）： 1998年07月21日
要約：

【要約】【課題】如何なるきわどいアライメントも伴わずに自己整合素子セルが形成されるプロセスによりMOSゲート型電力用半導体デバイスを作製する。【解決手段】きわどいアライメントのステップ数を低減するために、シリコンにおける凹部のエッチングのマスクに側壁スペーサが使用される。オプションの選択的に形成されるメタルが多結晶シリコン層をP+およびN+拡散領域に接続する。側壁スペーサは、選択的に形成されたメタルと協働して、不純物が寄生DMOSチャネルに拡散するのを防止すると共にそれらを反転させてリークを起こすのを防止する。終端領域もこのプロセスにより形成されてもよい。

請求項（抜粋）：

半導体デバイスを製造するための方法であって、一つの導電型のシリコン基板の上にゲート絶縁材料の層を形成するステップと、ゲート絶縁材料の前記層の上に多結晶シリコンの層を蒸着するステップと、上位の第1の絶縁層を蒸着するステップと、前記上位の第1の絶縁層の選択された領域に対しパターン形成およびエッチングを行って、そこに、多結晶シリコンの前記層の下位領域を露出させる、間隙をあけて配置される複数の開口部を形成するステップと、多結晶シリコンの前記層の前記下位領域をエッチングして、その前記領域に、間隙をあけて配置される複数の更なる開口部を形成するステップと、前記一つの導電型の反対の導電型である他の導電型の不純物を、多結晶シリコンの前記層における前記更なる開口部の下に位置する前記シリコン基板の表面領域に導入して、第1の拡散領域を形成するステップと、前記一つの導電型の不純物を前記シリコン基板の前記表面領域に導入して第2の拡散領域を形成するステップと、前記他の導電型の不純物を前記シリコン基板の前記表面領域に導入して第3の拡散領域を形成するステップであって、前記第2の拡散領域が前記第3の拡散領域よりも浅い最終深さを有し、前記第1の拡散領域が前記第3の拡散領域よりも深くて広くかつ低い濃度を有しているステップと、上位の第2の絶縁層を蒸着するステップと、前記上位の第1の絶縁層の上に在る前記上位の第2の絶縁層の一部をエッチングすることにより、前記上位の第1の絶縁層における前記各開口部内の側壁に沿いかつ多結晶シリコンの前記層における前記更なる各開口部内の側壁に沿う垂直な側壁スペーサを形成する上位の第2の絶縁層の残存部分であって前記シリコン基板の前記各表面領域の一部を露出させる残存部分を残しておくステップと、前記シリコン基板の前記表面領域の前記一部における凹部を前記第2の拡散領域の深さよりも深い深さまでエッチングするステップと、コンタクト導電層を蒸着するステップと、前記コンタクト導電層の一部のパターン形成およびエッチングを行って、前記第2および第3の拡散領域に接触する少なくとも一つのソースコンタクトと少なくとも一つのゲートコンタクトとを形成するステップと、を有する方法。

IPC (3件)：

H01L 29/78 , H01L 21/28 , H01L 21/336

FI (3件)：

H01L 29/78 652 M , H01L 21/28 L , H01L 29/78 658 D

引用特許：

審査官引用 (4件)

特開昭63-308387
半導体素子の製造方法
公報種別：公開公報出願番号：特願平3-202994 出願人：沖電気工業株式会社
特開昭63-186476

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