特許

J-GLOBAL ID：200903011824149825

不揮発性半導体記憶装置

発明者： 梅沢 明
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-300522
公開番号（公開出願番号）：特開2006-114125
出願日： 2004年10月14日
公開日（公表日）： 2006年04月27日
要約：

【課題】メモリセルの信頼性を向上できる不揮発性半導体記憶装置を提供すること。【解決手段】不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第1MOSトランジスタMTと、ドレインが前記第1MOSトランジスタMTのソースに接続された第2MOSトランジスタSTとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイ10と、同一行にある前記第1MOSトランジスタMTの前記制御ゲートを共通接続するワード線WLと、同一行にある前記第2MOSトランジスタSTのゲートを共通接続するセレクトゲート線STと、消去動作時において、前記メモリセルアレイ10が形成される半導体基板202と、前記セレクトゲート線SG0〜SG(4m-1)とを電気的に接続するスイッチ素子D0〜D(4m-1)とを備える。【選択図】 図2

請求項（抜粋）：

電荷蓄積層と制御ゲートとを備える第1MOSトランジスタと、ドレインが前記第1MOSトランジスタのソースに接続された第2MOSトランジスタとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、 同一行にある前記第1MOSトランジスタの前記制御ゲートを共通接続するワード線と、 同一行にある前記第2MOSトランジスタのゲートを共通接続するセレクトゲート線と、 消去動作時において、前記メモリセルアレイが形成される半導体基板と、前記セレクトゲート線とを電気的に接続するスイッチ素子と を具備することを特徴とする不揮発性半導体記憶装置。

IPC (7件)：

G11C 16/02 ,  G11C 16/06 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  G11C 16/04

FI (5件)：

G11C17/00 612E ,  G11C17/00 633E ,  H01L27/10 434 ,  H01L29/78 371 ,  G11C17/00 623A

Fターム (58件)：

5B125BA02 ,  5B125BA05 ,  5B125CA27 ,  5B125DB02 ,  5B125DC03 ,  5B125DC18 ,  5B125EA01 ,  5B125EA07 ,  5B125EF02 ,  5B125EF03 ,  5B125EF09 ,  5B125EF10 ,  5B125EK01 ,  5B125EK04 ,  5B125FA02 ,  5B125FA07 ,  5B125FA10 ,  5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP54 ,  5F083EP55 ,  5F083EP76 ,  5F083EP77 ,  5F083ER05 ,  5F083ER09 ,  5F083ER19 ,  5F083ER29 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083LA04 ,  5F083LA05 ,  5F083LA07 ,  5F083LA09 ,  5F083LA10 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083MA06 ,  5F083MA16 ,  5F083MA20 ,  5F083NA01 ,  5F083ZA28 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BC02 ,  5F101BD02 ,  5F101BD22 ,  5F101BD33 ,  5F101BD34 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07

引用特許：

審査官引用 (1件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-342807   出願人：株式会社東芝