特許

J-GLOBAL ID：200903011852693042

集積回路装置及びその製造方法

発明者： 浅井 周二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平11-367489
公開番号（公開出願番号）：特開2001-185687
出願日： 1999年12月24日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】結晶性のよい誘電体層を形成すると共に、層間絶縁膜を薄くし、スルーホールの深さを揃えてドライエッチングの影響を抑制することができる、スタック型キャパシタを含む集積回路装置及びその製造方法の提供。【解決手段】半導体基板に、底部が平坦な所定の深さの掘り込み(図1の2)を設け、絶縁膜を介して、掘り込みの底部から上部外側まで張り出した下部電極(図1の4)を形成し、掘り込み底部の平坦な領域に掘り込みの深さと略等しい高誘電率の誘電体層(図1の5)と上部電極(図1の6)とを配設してキャパシタ素子(図1の10)を形成することによってキャパシタ素子の段差を小さくし、この容量素子を覆う層間絶縁膜に、少なくとも掘り込みの上部に張り出された下部電極と上部電極の各々まで貫通するスルーホールを設ける。

請求項（抜粋）：

基板又は該基板上に設けた絶縁膜に、底部が平坦な所定の深さの窪みを有し、前記窪みの底部から上部に張り出すように下部電極が形成され、前記窪み底部の平坦な領域の前記下部電極上に、前記窪みの角部及び側壁から離して誘電体層及び上部電極が形成されていることを特徴とする集積回路装置。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/095

FI (2件)：

H01L 27/04 C ,  H01L 29/80 E

Fターム (13件)：

5F038AC05 ,  5F038AC10 ,  5F038AC15 ,  5F038DF02 ,  5F038DF05 ,  5F038EZ20 ,  5F102GA16 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ03 ,  5F102GJ05 ,  5F102GJ10

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平9-265588   出願人：日本電気株式会社
• 半導体装置および半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-227467   出願人：株式会社東芝