特許
J-GLOBAL ID：200903011856005710
論理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
長尾 常明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-304865
公開番号（公開出願番号）：特開平7-135461
出願日： 1993年11月10日
公開日（公表日）： 1995年05月23日
要約：
【要約】【目的】 パワーダウン付き回路群への入力をパワーダウン前後で一致させ、当該パワーダウン付き回路群の電源オン/オフによる間欠動作が支障なく行なえるようにする。【構成】 パワーダウン時に、パワーダウン付き回路群1に入力する信号を固定してからそのパワーダウン付き回路群1をパワーダウンさせ、復帰時にパワーダウン付き回路群1をの電源を復帰させてから固定していたそこへの入力信号の当該固定状態を解除する。
請求項（抜粋）：
独立して電源がオン/オフされるパワーダウン付き回路群と、該パワーダウン付き回路群に論理出力を送る通常回路群と、上記両回路群に制御信号を送るパワーダウン制御回路とを具備し、上記パワーダウン付き回路群の電源をオフさせるための信号が上記パワーダウン制御回路に入力したとき、上記パワーダウン制御回路によって、上記通常回路群の出力が固定され、その後に上記パワーダウン付き回路群の電源オフが行なわれ、上記パワーダウン付き回路群を電源オンさせる信号が上記パワーダウン制御回路に入力したとき、上記パワーダウン制御回路によって、上記パワーダウン付き回路群の電源がオンした後に上記通常回路群の出力の上記固定が解除されるようにしたことを特徴とする論理回路。
引用特許：
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