特許
J-GLOBAL ID：200903011918788260
半導体装置を形成する方法
発明者：
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出願人/特許権者：
代理人 (1件)：
池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平10-125234
公開番号（公開出願番号）：特開平10-303398
出願日： 1998年04月20日
公開日（公表日）： 1998年11月13日
要約：
【要約】【課題】 タングステンプラグを含むMOS論理とオンチップで強誘電体装置の集積を可能にする。【解決手段】 タングステンプラグ方式のMOSトランジスタ装置と共に組込みDRAM構造を形成する方法は、容量タングステンプラグ46およびビットラインタングステンプラグ44を形成することで始まる。底部容量電極48bが形成されてタングステンプラグ46を保護する。同時に、任意選択的に除去可能なバリア領域48aがプラグ44を保護するために形成される。容量誘電体52が被着および酸素アニールされて強誘電体容量材料を形成する。バリア48aおよび下部電極48bは全てのタングステンプラグ46,44が酸素アニールによって酸化されるのを保護する。強誘電体容量の頭部電極54,56が次に被着され、リソグラフパターニングされかつエッチングされる。
請求項（抜粋）：
半導体装置を形成する方法であって、基板内にトランジスタ(40a,38,36,34)を形成する段階であって、該トランジスタは第1の電流電極(36)および第2の電流電極(34)を有するもの、前記トランジスタの第1の電流電極に第1の導電性コンタクトプラグ(46)を形成する段階、前記トランジスタの第2の電流電極と接触して、前記第1の導電性コンタクトプラグから離れて、第2の導電性コンタクトプラグ(44)を形成する段階、第1のバリア領域(48b)および第2のバリア領域(48a)を形成する段階であって、前記第1のバリア領域は前記第1の導電性コンタクトプラグの上に横たわりかつ前記第2のバリア領域は前記第2の導電性コンタクトプラグの上に横たわるもの、前記第1のバリア領域と接触して容量誘電体(52)を形成する段階であって、該容量誘電体は周囲雰囲気に露出され、前記第2のバリア領域が該周囲雰囲気が前記第2の導電性コンタクトプラグと実質的な接触状態になるのを防止するもの、前記容量誘電体の上に少なくとも1つの頭部電極導電層(56)を形成する段階、そして前記半導体装置から前記少なくとも1つの頭部電極導電層の部分をエッチングすることにより前記第1の導電性コンタクトプラグと電気的に接触して容量を形成する段階、を具備することを特徴とする半導体装置を形成する方法。
IPC (6件)：
H01L 27/108
, H01L 21/8242
, H01L 21/28 301
, H01L 21/768
, H01L 27/10 451
, H01L 27/10 461
H01L 27/10 651
, H01L 21/28 301 R
, H01L 27/10 451
, H01L 27/10 461
, H01L 21/90 A
