特許
J-GLOBAL ID：200903012106850740
光半導体デバイスの作製方法
発明者：
出願人/特許権者：
代理人 (4件)：
長谷川 芳樹
, 寺崎 史朗
, 黒木 義樹
, 近藤 伊知良
公報種別：公開公報
出願番号（国際出願番号）：特願2008-034962
公開番号（公開出願番号）：特開2009-194231
出願日： 2008年02月15日
公開日（公表日）： 2009年08月27日
要約：
【課題】工程数の増加を抑えつつアライメントマークを適切に保護でき、且つアライメントマークの崩壊を抑止できる光半導体デバイスの作製方法を提供する。【解決手段】エッチングレートがInPより小さいエッチングストップ層及びInP系化合物半導体層をInPウェハ13上に順に形成し、InP系化合物半導体層をエッチングするとともにエッチングストップ層で該エッチングを停止することによりアライメントマーク51を形成し、InPクラッド層によってアライメントマーク51を埋め込み、アライメントマーク51と、InP層のうちアライメントマーク51を埋め込む部分とを覆いつつ半導体メサ15を形成し、InP埋込領域29により半導体メサ15の両側面を埋め込み、InPクラッド層のうちアライメントマーク51を埋め込む部分を選択的にエッチングしてアライメントマーク51を露出させる。【選択図】図1
請求項（抜粋）：
InP基板と、前記InP基板上に形成されたInP層を含み光導波路構造を有する半導体メサと、前記半導体メサの両側面を埋め込むInP埋込領域とを備える光半導体デバイスを作製する方法であって、
所定のエッチャントに対するエッチングレートがInPより小さい半導体材料からなるエッチングストップ層及びInP系化合物半導体層を、前記InP基板となるウェハ上に順に形成する積層工程と、
アライメントマークの平面形状を含むエッチングマスクを前記InP系化合物半導体層上に形成し、該エッチングマスクを用いて前記InP系化合物半導体層をエッチングするとともに、前記エッチングストップ層で該エッチングを停止することにより前記アライメントマークを形成する第1のエッチング工程と、
前記InP系化合物半導体層上に前記InP層を形成すると共に、該InP層によって前記アライメントマークを埋め込むInP層形成工程と、
前記アライメントマークと、前記InP層のうち前記アライメントマークを埋め込む部分とを覆い且つ前記半導体メサの平面形状を含むエッチングマスクを前記InP層上に形成し、該エッチングマスクを用いて前記InP層、前記InP系化合物半導体層及び前記エッチングストップ層をエッチングすることにより前記半導体メサを形成する第2のエッチング工程と、
前記InP埋込領域により前記半導体メサの両側面を埋め込む埋込工程と、
前記半導体メサと、前記InP埋込領域のうち前記半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、前記InP層のうち前記アライメントマークを埋め込む部分を前記所定のエッチャントによりエッチングして前記アライメントマークを露出させる第3のエッチング工程と
を備えることを特徴とする、光半導体デバイスの作製方法。
IPC (3件)：
H01S 5/343
, H01S 5/227
, H01S 5/12
H01S5/343
, H01S5/227
, H01S5/12
5F173AA26
, 5F173AA47
, 5F173AB03
, 5F173AG05
, 5F173AH14
, 5F173AP05
, 5F173AP32
, 5F173AP36
, 5F173AR92
, 5F173AR93
