特許

J-GLOBAL ID：200903012236913574

半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法

発明者： マーク ケナルド ,  クリストファー フィグエット
出願人/特許権者： エス オー アイ テック シリコン オン インシュレータ テクノロジーズ エス.アー.
代理人 (2件)： 山田 行一 ,  野田 雅一
公報種別：公開公報
出願番号（国際出願番号）：特願2006-218649
公開番号（公開出願番号）：特開2007-096274
出願日： 2006年08月10日
公開日（公表日）： 2007年04月12日
要約：

【課題】ヘテロ構造を形成する方法、ならびによりよい表面粗さ特性および/または埋込み境界面粗さ特性を有する、対応する半導体ヘテロ構造を提供すること。【解決手段】本発明は、第1の面内格子パラメータa1を有する基板を提供するステップと、第2の面内格子パラメータa2を有するバッファ層を設けるステップと、このバッファ層の上に上部層を設けるステップとを含む、半導体ヘテロ構造を形成する方法に関する。半導体へテロ構造の表面粗さを改善するために、バッファ層と上部層の間に追加層が設けられ、この追加層は、第1および第2の格子パラメータの間である第3の面内格子パラメータa3を有する。【選択図】 図1

請求項（抜粋）：

第1の面内格子パラメータa1を有する基板(2)を提供するステップと、 第2の面内格子パラメータa2を有するバッファ層(3)を設けるステップと、 前記バッファ層(3)の上に上部層(6)を設けるステップとを含む、半導体ヘテロ構造を形成する方法であって、 追加層(5)が前記バッファ層(3)と前記上部層(6)の間に設置され、前記追加層(5)が、前記第1および第2の格子パラメータa1とa2の間である第3の面内格子パラメータa3を有し、それによって前記上部層(6)の表面粗さを改善し、前記基板および前記バッファ層の前記各格子パラメータが、それぞれ緩和状態の格子パラメータ値に相当し、後続層に対する境界面での格子パラメータであることを特徴とする 方法。

IPC (8件)：

H01L 21/205 ,  H01L 21/02 ,  H01L 27/12 ,  H01L 21/762 ,  C23C 16/24 ,  C23C 16/28 ,  C23C 16/42 ,  H01L 33/00

FI (7件)：

H01L21/205 ,  H01L27/12 B ,  H01L21/76 D ,  C23C16/24 ,  C23C16/28 ,  C23C16/42 ,  H01L33/00 A

Fターム (54件)：

4K030AA01 ,  4K030AA03 ,  4K030AA06 ,  4K030AA17 ,  4K030BA09 ,  4K030BA29 ,  4K030BA48 ,  4K030BB02 ,  4K030BB12 ,  4K030CA04 ,  4K030CA12 ,  4K030FA10 ,  4K030HA01 ,  4K030JA01 ,  4K030JA10 ,  4K030LA15 ,  5F032AA91 ,  5F032CA05 ,  5F032CA06 ,  5F032CA17 ,  5F032CA21 ,  5F032DA13 ,  5F032DA21 ,  5F032DA22 ,  5F032DA33 ,  5F032DA34 ,  5F032DA53 ,  5F032DA60 ,  5F032DA71 ,  5F032DA74 ,  5F032DA78 ,  5F041AA40 ,  5F041CA03 ,  5F041CA33 ,  5F041CA60 ,  5F041CA64 ,  5F045AB01 ,  5F045AB02 ,  5F045AB05 ,  5F045AB10 ,  5F045AC01 ,  5F045AC03 ,  5F045AC05 ,  5F045AD09 ,  5F045AD10 ,  5F045AD12 ,  5F045AD13 ,  5F045AD14 ,  5F045AD15 ,  5F045AF03 ,  5F045CA05 ,  5F045CA10 ,  5F045DA53 ,  5F045DA69

引用特許：

審査官引用 (1件)

• UHV-CVDによって作製した歪みSi系層およびその内部のデバイス
  公報種別：公表公報   出願番号：特願2003-568687   出願人：インターナショナル・ビジネス・マシーンズ・コーポレーション