特許
J-GLOBAL ID：200903012260569302
半導体装置
発明者：
,
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出願人/特許権者：
代理人 (2件)：
宮井 暎夫
, 伊藤 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2003-422987
公開番号（公開出願番号）：特開2005-183696
出願日： 2003年12月19日
公開日（公表日）： 2005年07月07日
要約：
【課題】 アナログ回路ブロックおよびデジタル回路ブロックを混載した半導体集積回路としての半導体装置で、回路ブロック間の信号、ノイズの伝播、干渉による特性劣化を防ぐ。【解決手段】 デジタル回路領域3とアナログ回路領域2が独立して配置され、それぞれの回路領域の周囲にその回路領域内の素子に接続される電源配線4a,4b、グラウンド配線5a,5bが配置され、電源配線4a,4bとグラウンド配線5a,5bの下にMOS容量12a,12bが形成される。MOS容量12a,12bの各端子が電源配線4a,4bとグラウンド配線5a,5bに接続される。また、デジタル回路領域3とアナログ回路領域2の素子に接続されるパッド20〜23,25〜28がそれぞれの回路の電源配線4a,4b、グラウンド配線5a,5bおよびMOS容量12a,12bで囲まれた回路領域3,4内に配置される。【選択図】 図1
請求項（抜粋）：
同一半導体基板上にデジタル回路ブロックとアナログ回路ブロックとを集積化した半導体装置であって、
前記デジタル回路ブロックが形成されるデジタル回路領域と前記アナログ回路ブロックが形成されるアナログ回路領域とが独立しており、それぞれの回路領域の周囲にその回路領域内の素子に接続される電源配線およびグラウンド配線が配置され、前記電源配線および前記グラウンド配線の下に素子領域に半導体領域が形成され、前記半導体領域の上に誘電体膜とポリシリコン電極とが順に形成されることで、前記半導体領域と前記誘電体膜と前記ポリシリコン電極とからなるMOS容量が形成され、前記半導体領域は複数の電源コンタクトにより前記回路領域の周囲に配置された前記電源配線と接続され、前記ポリシリコン電極は複数のグラウンドコンタクトにより前記回路領域の周囲に配置された前記グラウンド配線と接続されている半導体装置。
IPC (2件)：
FI (4件)：
H01L27/04 U
, H01L27/04 C
, H01L27/04 H
, H01L27/04 D
5F038AC03
, 5F038AC17
, 5F038BH03
, 5F038BH19
, 5F038CD02
, 5F038CD14
, 5F038DF12
, 5F038DF14
