特許

J-GLOBAL ID：200903012374800497

半導体装置およびその製造方法

発明者： 山口 仁 ,  氷見 啓明 ,  藤野 誠二
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 伊藤 洋二
公報種別：公開公報
出願番号（国際出願番号）：特願平7-139273
公開番号（公開出願番号）：特開平8-064690
出願日： 1995年06月06日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】 絶縁分離型の半導体素子構造に半導体素子を形成する場合、その半導体素子がN型、P型のいずれであるかにかかわらず電界緩和層として機能して高耐圧化を図る。【構成】 半導体基板1上に絶縁体2、3にて囲まれた島状領域内に、ドリフト層5、Pウェル7、8、ソース10、ゲート9、ドレイン11によりMOSトランジスタが構成される。さらに、Si層4の底部に電界緩和層6が形成されている。この電界緩和層6は極めて低濃度の半導体層であるため、Pウェル7、8、ドリフト層5との間で実質的にPIN構造が構成される。電界緩和層6がそのPIN構造のI層に相当するため、MOSトランジスタに高電圧が印加された時、電界緩和層6中に空乏層が生じ、この空乏層中に印加された高電圧が分配され、高耐圧化を図ることができる。

請求項（抜粋）：

半導体基板上に絶縁体にて囲まれた島状領域を形成し、この島状領域内に半導体素子を形成するようにした半導体装置において、前記島状領域内に形成された第1導伝型の第1半導体層と、この第1半導体層内に形成され、前記第1半導体層とともに前記半導体素子を構成し、少なくとも前記第1半導体層との界面にてPN接合を構成する第2導伝型の第2半導体層と、前記第1半導体層と前記絶縁体との間に形成され、前記第1導伝型の第1半導体層と前記第2導伝型の第2半導体層とともに実質的にPIN構造を構成する第3半導体層とを備えたことを特徴とする半導体装置。

IPC (5件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/76 ,  H01L 29/78 ,  H01L 29/786

FI (5件)：

H01L 27/08 102 A ,  H01L 21/76 M ,  H01L 29/78 301 S ,  H01L 29/78 616 S ,  H01L 29/78 652 R

引用特許：

審査官引用 (3件)

• 特開平1-103851
  
• 特開平2-177454
  
• 半導体基板の製造方法
  公報種別：公開公報   出願番号：特願平10-197170   出願人：株式会社東芝