特許
J-GLOBAL ID:200903012416089977

半導体記憶装置

発明者:
出願人/特許権者:
代理人 (1件): 徳若 光政
公報種別:公開公報
出願番号(国際出願番号):特願平5-192065
公開番号(公開出願番号):特開平7-022596
出願日: 1993年07月06日
公開日(公表日): 1995年01月24日
要約:
【要約】【目的】 低電圧条件下におけるNAND型EEPROM等の読み出し動作を安定化し、その低電圧化を推進する。【構成】 その電源電圧VCCが例えば+3Vに低電圧化されたNAND型EEPROM等において、メモリアレイを構成するMOSFETメモリセルの消去後におけるしきい値電圧を例えば-4.5Vとし、書き込み後におけるしきい値電圧を例えば+0.5Vとして、その中心値を-2Vのような負電位とするとともに、読み出しモードにおけるワード線の選択レベルを上記中心値つまり-2Vとし、その非選択レベルを電源電圧VCCつまり+3Vとする。これにより、電源電圧VCCに許容範囲内の電位変動が生じた場合でも、ワード線の非選択レベルと書き込み状態にあるメモリセルのしきい値電圧との間に比較的大きなレベル差を確保できるため、非選択ワード線に結合されかつ書き込み状態にあるメモリセルを充分なオン状態とし、充分な読み出し電流を得ることができる。
請求項(抜粋):
そのしきい値電圧が保持データの論理レベルに従って選択的に第1又は第2のしきい値電圧とされかつそのゲートが対応するワード線に結合される複数のMOSFETメモリセルが直列結合されてなるNAND型メモリアレイを具備し、上記ワード線の読み出しモードにおける選択及び非選択レベルが互いに逆極性の電位とされることを特徴とする半導体記憶装置。
IPC (4件):
H01L 27/115 ,  G11C 16/02 ,  G11C 16/04 ,  G11C 16/06
FI (3件):
H01L 27/10 434 ,  G11C 17/00 307 D ,  G11C 17/00 520 A
引用特許:
出願人引用 (4件)
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