特許

J-GLOBAL ID：200903012527668895

不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置

発明者： 堀 敦 ,  加藤 淳一 ,  小田中 紳二 ,  小椋 正気
出願人/特許権者： 松下電器産業株式会社 ,  ヘイロー エルエスアイ デザイン アンド デバイステクノロジー インコーポレイテッド
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-342142
公開番号（公開出願番号）：特開平11-233655
出願日： 1998年12月01日
公開日（公表日）： 1999年08月27日
要約：

【要約】【課題】ホットエレクトロンの注入効率を向上させ、書き込み速度の向上あるいは書き込み電圧の低下を図り、実効ゲート長の変動を抑制する。【解決手段】 表面に段差が形成された半導体基板1を備え、この段差によって、基板1の表面が相対的に高いレベルの表面領域21と相対的に低いレベルの表面領域22とに分かれている。第1表面領域21には第1ゲート絶縁膜2が形成されており、その上に制御ゲート3が設けられている。制御ゲート3の側面は容量絶縁膜7に覆われ、段差表面領域23および第2表面領域22上にはトンネル酸化膜8が形成されている。容量絶縁膜7を介して制御ゲート3に容量結合される浮遊ゲート9は、制御ゲート3の片側の側面と基板1の段差側面領域23とを覆うように形成されており、その形状はゲート電極のサイドウォールスペーサに似ている。

請求項（抜粋）：

第1レベルにある第1表面領域、前記第1レベルよりも低い第2レベルにある第2表面領域、および、前記第1表面領域と前記第2表面領域とを連結する段差側面領域を含む表面を有する基板と、前記基板の前記第1表面領域に形成されたソース領域と、前記基板の前記第2表面領域に形成されたドレイン領域と、前記基板の前記表面上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された浮遊ゲートと、前記第1絶縁膜上に形成され、第2絶縁膜を介して前記浮遊ゲートに容量結合される制御ゲートと、を備えた不揮発性半導体記憶装置であって、前記第1絶縁膜は、前記第1表面領域上に形成された第1ゲート絶縁膜部分と、前記段差側面領域および前記第2表面領域上に形成された第2ゲート絶縁膜部分とを含んでおり、前記制御ゲートは前記第1ゲート絶縁膜部分上に形成されており、前記浮遊ゲートの一部分は、前記第2ゲート絶縁膜部分を介して前記段差側面領域に対向し、前記浮遊ゲートの他の一部分は、前記第2絶縁膜を介して前記制御ゲートに隣接し、しかも、前記第1絶縁膜を介して前記第1表面領域に対向し、前記浮遊ゲートと前記制御ゲートとの境界が前記段差側面領域から前記ソース領域の側に離れた位置の上に存在している不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

引用特許：

審査官引用 (1件)

• 低電圧EEPROM/NVRAMトランジスターとその製造方法
  公報種別：公開公報   出願番号：特願平10-051220   出願人：小椋正気