特許
J-GLOBAL ID：200903012650584612
フラッシュメモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-310040
公開番号（公開出願番号）：特開平11-134876
出願日： 1997年10月24日
公開日（公表日）： 1999年05月21日
要約：
【要約】【課題】フラッシュメモリ装置の消去時の各メモリセルに印加される電圧及び各メモリセルに流れる電流のばらつきを抑制するフラッシュメモリ装置の提供。【解決手段】メモリセルアレイをブロックに分割し、各ブロックでワード線単位にソース線を設け、各ソース線に低抵抗を直列に接続したし、各ソース線に順次消去時の高電圧を印加できるようにセレクトゲートを設け、このセレクトゲートを制御する回路を設ける構成とする。これによって、各ソース線に印加される消去時の電圧のばらつき及び各ソース線に流れる電流を制限することができる。
請求項（抜粋）：
積層ゲート構造を有するMOSメモリセルトランジスタを含む不揮発性メモリセルアレイと、該メモリセルアレイが複数個に分割されたブロックに対してそれぞれ電源制御回路を具備することを特徴とするフラッシュメモリ装置。
引用特許：
前のページに戻る
