特許
J-GLOBAL ID:200903012682780995

半導体素子の製造方法

発明者:
出願人/特許権者:
代理人 (2件): 宮田 金雄 ,  高瀬 彌平
公報種別:公開公報
出願番号(国際出願番号):特願2002-300157
公開番号(公開出願番号):特開2004-134701
出願日: 2002年10月15日
公開日(公表日): 2004年04月30日
要約:
【課題】へき開線の曲がりが防止され、歩留りが向上した半導体素子の製造方法を得る。【解決手段】半導体ウエハ上にn型層、活性層およびp型層を順次結晶成長させて積層し、この上に絶縁膜3を設ける。次に、絶縁膜3をレジスト膜でマスクして、絶縁膜3の少なくとも一部を除去処理するが、上記除去処理領域は、半導体ウエハをへき開して半導体素子に分割する時に、へき開部となる領域の絶縁膜である。次に、半導体ウエハの結晶方向にへき開して、複数の半導体素子2に分割する。【選択図】 図3
請求項(抜粋):
半導体ウエハに半導体層を積層し、この半導体層に絶縁膜を介して電極層を設け、上記半導体ウエハの結晶方向にへき開して、複数の半導体素子に分割する半導体素子の製造方法において、上記電極層を設ける前に、上記へき開部となる領域の上記絶縁膜の少なくとも一部を除去処理する工程を施すことを特徴とする半導体素子の製造方法。
IPC (3件):
H01L21/301 ,  H01L21/265 ,  H01S5/02
FI (3件):
H01L21/78 U ,  H01L21/265 601J ,  H01S5/02
Fターム (5件):
5F073AA08 ,  5F073CB02 ,  5F073DA32 ,  5F073DA34 ,  5F073EA28
引用特許:
審査官引用 (4件)
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