冗長性半導体メモリにおける融通的ヒューズ配置構成

発明者：
出願人/特許権者：
代理人 (1件)：矢野敏雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-081254
公開番号（公開出願番号）：特開平10-275494
出願日： 1998年03月27日
公開日（公表日）： 1998年10月13日
要約：

【要約】【課題】リードピッチの相応の縮小化が避けられないLOCテープカットと、オーバレイ形式の複合的ワイヤリング構成を必要としないメモリアーキテクチャを提供すること。【解決手段】アドレス情報の記憶のための複数のヒューズを設け、該複数のヒューズの各々を、前記メインメモリセルアレイ中の少なくとも1つの欠陥セルのアドレスビットに応じて開状態又は閉状態におき、前記ヒューズ内に記憶されているアドレス情報を前記半導体メモリ作動中に記憶するための複数のラッチを設け、該複数のラッチを、前記メインメモリ内の欠陥セルに対する代用としての前記冗長性メモリセルへのデータの記憶を促進するために用い、さらにシリアル転送回路を設け、該シリアル転送回路を、前記ヒューズから前記ラッチ方向に前記アドレス情報の少なくともいくつかをシリアルに転送するために作動させる。

請求項（抜粋）：

メインメモリセルアレイと冗長性メモリセルを有する半導体メモリにおいて、アドレス情報の記憶のための複数のヒューズが設けられており、該複数のヒューズの各々は、前記メインメモリセルアレイ中の少なくとも1つの欠陥セルのアドレスビットに応じて開状態又は閉状態におかれるものであり、前記ヒューズ内に記憶されているアドレス情報を前記半導体メモリ作動中に記憶するための複数のラッチが設けられており、該複数のラッチは、前記メインメモリ内の欠陥セルに対する代用としての前記冗長性メモリセルへのデータの記憶を促進するためのものであり、さらにシリアル転送回路が設けられており、該シリアル転送回路は、前記ヒューズから前記ラッチ方向に前記アドレス情報の少なくともいくつかをシリアルに転送するために作動するものであることを特徴とする半導体メモリ。

引用特許：

出願人引用 (3件)

特開平4-274096
特開平4-171860
半導体記憶装置
公報種別：公開公報出願番号：特願平9-167630 出願人：松下電子工業株式会社

審査官引用 (3件)

特開平4-274096
特開平4-171860
半導体記憶装置
公報種別：公開公報出願番号：特願平9-167630 出願人：松下電子工業株式会社

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