特許
J-GLOBAL ID:200903012893664886

積層型2帯域フィルタ

発明者:
出願人/特許権者:
代理人 (1件): 青山 葆 (外1名)
公報種別:公表公報
出願番号(国際出願番号):特願平10-508707
公開番号(公開出願番号):特表2000-516060
出願日: 1997年07月31日
公開日(公表日): 2000年11月28日
要約:
【要約】第1の周波数を有する第1の信号をフィルタ処理するための第1のフィルタユニット(18)と、第2の周波数を有する第2の信号をフィルタ処理するための第2のフィルタユニット(19)とを有する積層型2帯域フィルタである。第1と第2のフィルタユニットは、積層したセラミック層の中に配設される。第1の阻止素子(20a、20b;25a、25b;25a’、25b’;46a、46b)は、第1のフィルタユニット(18)への第2の信号の印加を阻止するために、第1のフィルタユニット(18)に結合される。第2の阻止素子(21a、21b;26a、26b;25c、25d;27a、27b)は、第2のフィルタユニット(19)への第1の信号の印加を阻止するために、第2のフィルタユニット(19)に結合される。
請求項(抜粋):
積層型帯域フィルタであって: ストリップライン共振器(13a、13a’)と結合電極(9a、9a’、8)とを有する複数の積層したセラミック層(11c、11d)を備える第1のフィルタユニット(18)と; ストリップライン共振器(13b、3b’)と結合電極(9b、9b’、7)とを有する複数の積層したセラミック層(11c、11d)を備える第2のフィルタユニット(19)と; 前記第1と第2のフィルタユニットの間に挿入されるシールド電極(12b)と; を備え、 前記第2のフィルタユニット(19)は、積層構造部を規定するための前記第1のフィルタユニット(18)の下に積層され; 前記積層構造部の外面上に形成されて積層方向に延在する、前記第1のフィルタユニット(18)の入力用の第1の入力電極(15a)と; 前記積層構造部の前記外面上に形成されて積層方向に延在する、前記第1のフィルタユニット(18)の出力用の第1の出力電極(15b)と; 前記積層構造部の前記外面上に形成されて積層方向に延在する、前記第2のフィルタユニット(19)の入力用の第2の入力電極(16a)と; 前記積層構造部の前記外面上に形成されて積層方向に延在する、前記第2のフィルタユニット(19)の出力用の第2の出力電極(16b)と; 前記積層構造部の前記外面上に形成されて積層方向に延在し、また前記第1の入力電極(15a)と前記第1の出力電極(15b)との間に配置された第1の接地電極(17b)と; 前記積層構造部の前記外面上に形成されて積層方向の中に延在し、また前記第2の入力電極(16a)と前記第2の出力電極(16b)との間に配置された第2の接地電極(17a)と; を備えた積層型帯域フィルタ。
IPC (2件):
H01P 1/203 ,  H01P 1/205
FI (3件):
H01P 1/203 ,  H01P 1/205 B ,  H01P 1/205 J
引用特許:
審査官引用 (5件)
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