特許

J-GLOBAL ID：200903013045048101

半導体装置の製造方法及び製造装置

発明者： 獅子口 清一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 宮越 典明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-284904
公開番号（公開出願番号）：特開平10-135296
出願日： 1996年10月28日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】 極薄(0.5μm以下)のSi又はSi1-XGeXエピタキシャル膜の膜厚を測定可能とし、該膜を使用する高集積半導体デバイスの生産歩留まりや信頼性を向上させ得る半導体装置の製造方法および製造装置を提供すること。【解決手段】 ウェーハ上(位置a)に半導体チップ(MOSトランジスタ)を形成すると同時に、チップ形成領域以外の位置bに膜厚測定パターンを形成し、該膜厚測定パターンを用いて素子領域のエピタキシャル膜108の膜厚を管理する。(この膜厚測定パターンは、可視光領域でSiと光学的屈折率の異なる材料で構成される第1膜109,SiまたはSi1-XGeXで構成される第2膜110,エピタキシャル膜108の形成と同時に形成される該エピタキシャル膜で構成される測定用膜111からなる。前記第2膜110と測定用膜111との累積膜厚を光学干渉法により測定し、この膜厚の値と予め測定した第2膜110の膜厚の値との差から、測定用膜111の膜厚を得ることができる。つまり、素子領域のエピタキシャル膜108の膜厚を前記測定用膜111の膜厚から換算することができる。)

請求項（抜粋）：

半導体装置の製造方法におけるSi基板上へのSiもしくはSi1-XGeXエピタキシャル膜の成長工程に際して、前記Si基板上に膜厚測定パターンを形成し、該膜厚測定パターンを用いて前記エピタキシャル膜の膜厚を管理することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/66 ,  H01L 21/20 ,  H01L 21/205

FI (4件)：

H01L 21/66 P ,  H01L 21/66 Y ,  H01L 21/20 ,  H01L 21/205

引用特許：

審査官引用 (2件)

• 特開平2-206146
  
• エピタキシャル成長層の評価方法及びプロセス評価用テストパターン構造
  公報種別：公開公報   出願番号：特願平5-135564   出願人：三菱電機株式会社