静電放電防護能力を強化したCMOS出力バッファ

発明者： ,
出願人/特許権者：
代理人 (1件)：伊東忠彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-291547
公開番号（公開出願番号）：特開平9-148452
出願日： 1995年11月09日
公開日（公表日）： 1997年06月06日
要約：

【要約】【課題】非常に小さい占有面積で非常に高い静電放電防護能力を提供するCMOS出力バッファの静電放電防護回路を提供する。【解決手段】本静電放電防護回路は、ラテラル半導体制御整流器(SCR) の構造中に挿入されたチャネル長の短い薄酸化膜PMOS装置で構成されたPTLSCR(PMOS-トリガードラテラルSCR) 装置と、ラテラルSCRの構造中に挿入されたチャネル長の短い薄酸化膜NMOS装置で構成されたNTLSCR(NMOS-トリガードラテラルSCR) 装置で構成されている。これらのCMOS装置はラテラルSCRの導通電圧を元来の開閉電圧からこれらCMOS装置のスナップバック破壊電圧にまで低下させる。また本静電放電防護回路には2個の寄生トランジスタが含まれており、それらは出力バッファとVDD 間のDp、出力バッファとVSS 間のDnである。従って静電放電の4 モード:PS, NS,PD, NDがそれぞれ一対一で対応する形でNTLSCR, Dn, Dp, PTLSCRにより効果的に保護される。

請求項（抜粋）：

ソースがVDD 電源に接続された薄酸化膜PMOS装置と、ソースがVSS 電源に接続された薄酸化膜NMOS装置と、第一の低電圧トリガーシリコン制御整流器(SCR) と、第二の低電圧トリガーSCRと、第一の寄生ダイオードと、第二の寄生ダイオードとを含み、静電放電保護回路を含む相補式酸化金属半導体(CMOS)出力バッファであって、該PMOS装置及びNMOS装置のドレインは互いにかつ出力パッドに接続され、第一の低電圧トリガーSCRはVDD と出力パッドの間に接続され、NDモードの静電放電に対し保護し、第二の低電圧トリガーSCRは出力パッドとVSS の間に接続させ、PSモードの静電放電に対し保護し、第一の寄生ダイオードはVDD と出力パッドの間に接続され、PDモードの静電放電に対して保護し、第二の寄生ダイオードは出力パッドとVSS の間に接続され、NSモードの静電放電に対して保護するCMOS出力バッファ。

IPC (5件)：

H01L 21/8238 , H01L 27/092 , H01L 27/04 , H01L 21/822 , H01L 29/74

FI (3件)：

H01L 27/08 321 H , H01L 27/04 H , H01L 29/74 G

引用特許：

審査官引用 (4件)

特開平4-196352
特表平5-505060
ESD免疫性改善技術
公報種別：公開公報出願番号：特願平4-013377 出願人：ナショナルセミコンダクタコーポレイション

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