特許
J-GLOBAL ID：200903013311062336
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
大胡 典夫
, 竹花 喜久男
, 宇治 弘
公報種別：公開公報
出願番号（国際出願番号）：特願2002-347828
公開番号（公開出願番号）：特開2004-186186
出願日： 2002年11月29日
公開日（公表日）： 2004年07月02日
要約：
【課題】ゲート耐圧を確保し、ソース抵抗を低減した半導体装置およびその製造方法を提供すること。【解決手段】能動層12を有するGaAs基板11と、このGaAs基板11上に設けられたオーム性接触のソース電極Sおよびドレイン電極Dと、ソース電極Sおよびドレイン電極D間に位置する能動層12の上方に堆積された第1絶縁膜14と、この第1絶縁膜14を貫通して能動層12の所定深さ部分にまで形成された溝17の内部に埋め込まれ、その下端部分が能動層12に接触するショットキー接合のゲート電極Gと、このゲート電極Gの下端部分G1よりも上方に位置する上方部分と能動層12からなる溝17の側壁部分との間に挟まれた第2絶縁膜18とを具備している。【選択図】 図1
請求項（抜粋）：
能動層を有する半導体基板と、この半導体基板上に設けられたオーム性接触のソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間に位置する前記能動層の上方に堆積された第1絶縁膜と、この第1絶縁膜を貫通して前記能動層の所定深さ部分まで形成された溝内部に埋め込まれ、その下端部分が前記能動層に接触するショットキー接合のゲート電極と、このゲート電極の前記下端部分よりも上方に位置する上方部分と前記能動層からなる前記溝側壁部分との間に挟まれた第2絶縁膜とを具備したことを特徴とする半導体装置。
IPC (2件)：
FI (2件)：
H01L29/80 Q
, H01L29/80 F
5F102FA01
, 5F102FA03
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ05
, 5F102GL05
, 5F102GR04
, 5F102GV06
, 5F102GV07
, 5F102GV08
, 5F102HC01
, 5F102HC07
, 5F102HC16
, 5F102HC18
, 5F102HC19
