特許
J-GLOBAL ID：200903013388873493
マルチプロセッサシステムおよびマルチプロセッサシステムにおけるデータの一貫性維持方法
発明者：
出願人/特許権者：
代理人 (1件)：
金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-061905
公開番号（公開出願番号）：特開2000-259596
出願日： 1999年03月09日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 疎結合型のマルチプロセッサシステムにおいて、ロードアクセスのレイテンシを削減し、メッセージの増加を防ぐ。【解決手段】 相互結合網を介して互いに接続された複数のノードPE0〜PEn-1から構成される マルチプロセッサシステムであって、複数のノードPE0〜PEn-1はそれぞれ、データが格納される主メモリ30と、複数のノードPE0〜PEn-1のいずれかが備える主メモリ30に格納されているデータの一部が記憶される、主メモリ30よりも高速アクセスが可能なキャッシュメモリ21と、データのアクセス要求を発行するプロセッサ20と、主メモリ30に格納されているデータの状態およびデータのコピーをキャッシュメモリ21に格納されているノード情報を保持し、プロセッサ20が所定のアドレスのデータに対してロードおよびストアアクセスを行ったとき、該当するアドレスのデータについて有効なコピーがキャッシュメモリ21に存在するかどうか調べる一貫性維持制御部16と、を具備し、ロードアクセスのレイテンシを短縮できる。
請求項（抜粋）：
相互結合網を介して互いに接続された複数のノードから構成される マルチプロセッサシステムであって、前記複数のノードはそれぞれデータが格納される主メモリと、前記複数のノードのいずれかが備える主メモリに格納されているデータの一部が記憶される、前記主メモリよりも高速アクセスが可能なキャッシュメモリと、データのアクセス要求を発行するプロセッサと、前記主メモリのデータがシステム内でどういう状態にあるのか管理し、前記キャッシュメモリにあるデータのコピーの状態を管理し、前記プロセッサが所定のアドレスのデータに対してロードおよびストアアクセスを行ったとき、メモリアクセスに応じてノードPEi間でメッセージをやり取りし、それらの状態を変更したりデータの転送を行う機能を有する一貫性維持制御部と、を有し、前記一貫性維持制御部は、前記キャッシュメモリに記憶されているデータの状態が記憶されるタグメモリと、前記主メモリに記憶されているデータの状態が記憶されるディレクトリメモリと、前記プロセッサからのアクセス要求、前記複数のノードが備えるホームアクセス制御部が発行する要求や応答を受け、前記キャッシュメモリやタグメモリに対しては一貫性維持のために必要な処理を行い、前記プロセッサに対してはアクセス要求に対する応答を行うローカルアクセス制御部と、前記複数のノードが備える前記ローカルアクセス制御部が発行する要求や応答を受けて、前記主メモリやディレクトリメモリに対して一貫性維持のために必要な処理を行い、前記ローカルアクセス制御部に要求や応答を発行するホームアクセス制御部と、前記プロセッサが同時に発行可能なメモリアクセスの最大数に対応するエントリを有するリクエスト管理テーブルと、共有しているブロックに対して書き込みを行い前記キャッシュメモリに専有することになったブロックを記憶する書き戻しブロック選択手段と、を具備することを特徴とするマルチプロセッサシステム。
IPC (4件)：
G06F 15/177 682
, G06F 12/08
, G06F 12/08 310
, G06F 15/16 645
G06F 15/177 682 J
, G06F 12/08 E
, G06F 12/08 310 B
, G06F 15/16 645
5B005KK13
, 5B005MM01
, 5B005NN31
, 5B005PP02
, 5B045DD12
, 5B045DD13
