特許
J-GLOBAL ID：200903013758839109
高速桁上げ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平7-266374
公開番号（公開出願番号）：特開平8-110853
出願日： 1995年09月20日
公開日（公表日）： 1996年04月30日
要約：
【要約】【課題】 回路配置融通性ある論理ブロックを有し高速桁上げ論理を実動化する回路を備えるプログラムロジックデバイスを提供する。【解決手段】 組合せ関数発生器および蓄積素子の複数ブロックを含みプログラム可能な相互配線構造で相互接続したプログラマブルロジックデバイスは、桁上げ機能発生用論理を用いる算術演算によく用いられる。多数のビットの処理を要する場合、桁上げ機能は通常大幅な遅れを生じ、高速度で結果を得るには多量の追加素子を要する。この発明は桁上げ機能を高速に最小素子数で行うための専用のハードウェアを論理ブロック内に備える。この発明の回路は、上記高速桁上げ機能用ハードウェアがそれ以外の慣用の機能を達成することを可能にするための付加的回路を備える。
請求項（抜粋）：
論理ブロックのアレーを含むプログラマブルロジックデバイスであって、各論理ブロックが少なくとも一つの回路、すなわち第1の入力信号(Ai )を供給する入力端子と、桁上げ入力端子(Ci )および桁上げ出力端子(Ci+1 )と、前記入力端子および前記桁上げ入力端子の一方を前記桁上げ出力端子に接続する桁上げ連鎖マルチプレクサ(923)と、前記第1の入力信号と少なくとも一つの他の入力信号との関数を発生する参照用テーブル(903)と、前記参照用テーブルから供給される信号を含む少なくとも二つの入力信号から選択を行うように制御され前記桁上げ連鎖マルチプレクサを制御する制御マルチプレクサ(804)とを含む少なくとも一つの回路を備えるプログラマブルロジックデバイス。
IPC (2件)：
引用特許：
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