特許

J-GLOBAL ID：200903013995545357

電力用半導体素子

発明者： 齋藤 渉 ,  小野 昇太郎 ,  高下 正勝 ,  角 保人 ,  泉沢 優 ,  大田 浩史
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-092406
公開番号（公開出願番号）：特開2007-266505
出願日： 2006年03月29日
公開日（公表日）： 2007年10月11日
要約：

【課題】プロセス上のばらつきに対する耐圧の低下が小さい電力用半導体素子を提供する。【解決手段】セル部及び終端部からなる縦型MOSFETにおいて、セル部にnピラー層3及びpピラー層4を横方向に交互に設け、スーパージャンクション構造を形成する。このとき、1本のnピラー層3と、このnピラー層3の両脇に配置され、それぞれの不純物量がこのnピラー層3の不純物量の半分である2本のpピラー層とを基本単位として、スーパージャンクション構造を形成する。なお、終端部には高抵抗層12を形成する。これにより、横方向に沿ったpピラー層4の不純物濃度プロファイルは、その両端部を除く位置に極小値を有するような谷型のプロファイルとなる。【選択図】図1

請求項（抜粋）：

電流を流すセル部及び前記セル部を囲む終端部からなる電力用半導体素子であって、 第1の第1導電型半導体層と、 前記セル部における前記第1の第1導電型半導体層上に形成され、前記第1の第1導電型半導体層の表面に平行な方向のうち少なくとも一の方向に沿って交互に配列された第2の第1導電型半導体層及び第3の第2導電型半導体層と、 前記第1の第1導電型半導体層に電気的に接続された第1の主電極と、 前記第2の第1導電型半導体層の表面及び前記第3の第2導電型半導体層の表面に選択的に形成された第4の第2導電型半導体層と、 前記第4の第2導電型半導体層の表面に選択的に形成された第5の第1導電型半導体層と、 前記第4の第2導電型半導体層及び前記第5の第1導電型半導体層に接続された第2の主電極と、 前記第4の第2導電型半導体層、前記第5の第1導電型半導体層及び前記第2の第1導電型半導体層上にゲート絶縁膜を介して形成された制御電極と、 を備え、 前記第2の第1導電型半導体層及び前記第3の第2導電型半導体層のうち少なくとも一方における前記一の方向に沿った不純物濃度プロファイルは、その両端部を除く位置に極小値を有することを特徴とする電力用半導体素子。

IPC (1件)：

H01L 29/78

FI (1件)：

H01L29/78 652H

引用特許：

出願人引用 (2件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2000-357970   出願人：富士電機株式会社
• 高耐圧半導体素子
  公報種別：公開公報   出願番号：特願平11-077198   出願人：株式会社東芝

審査官引用 (4件)

• 半導体装置とそれを用いたパワースイッチング駆動システム
  公報種別：公開公報   出願番号：特願平11-349785   出願人：株式会社日立製作所
• 超接合半導体素子およびその製造方法
  公報種別：公開公報   出願番号：特願平11-308523   出願人：富士電機株式会社
• 高耐圧半導体素子
  公報種別：公開公報   出願番号：特願平10-305368   出願人：株式会社東芝
• 高耐圧半導体素子
  公報種別：公開公報   出願番号：特願平11-077198   出願人：株式会社東芝