特許
J-GLOBAL ID:200903014008360770
記憶装置
発明者:
,
,
,
,
,
,
出願人/特許権者:
代理人 (1件):
田辺 恵基
公報種別:公開公報
出願番号(国際出願番号):特願2005-004299
公開番号(公開出願番号):特開2006-195569
出願日: 2005年01月11日
公開日(公表日): 2006年07月27日
要約:
【課題】 データ書込処理速度やデータ読出処理速度を適宜変化させることができるようにする。【解決手段】 この半導体記憶装置1のコントローラ3は、設定装置11からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップCPに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。【選択図】 図1
請求項(抜粋):
データを記憶する複数のメモリ手段と、
上記メモリ手段を制御する制御手段と
を有し、
上記制御手段は、
供給された指定信号により指定された個数の上記メモリ手段に対して、接続している接続先装置から供給されたデータを書き込むデータ書込処理又は上記接続先装置から要求されたデータを読み出すデータ読出処理を並列的に実行する
ことを特徴とする記憶装置。
IPC (5件):
G06K 19/07
, G06F 3/06
, G06F 3/08
, G06F 12/00
, G06F 12/06
FI (5件):
G06K19/00 N
, G06F3/06 301M
, G06F3/08 C
, G06F12/00 597U
, G06F12/06 540B
Fターム (8件):
5B035AA02
, 5B035BB09
, 5B035CA11
, 5B035CA29
, 5B060HA02
, 5B060MM09
, 5B065BA09
, 5B065CE05
引用特許:
出願人引用 (1件)
審査官引用 (5件)
全件表示
前のページに戻る