特許
J-GLOBAL ID：200903014054412580

プログラマブルデバイスの一部にウェルバイアスを選択的にかけるための構造および方法

発明者：
ハート,マイケル・ジェイ

ハート,マイケル・ジェイ について

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ヤング,スティーブン・ピィ

ヤング,スティーブン・ピィ について

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ジトリン,ダニエル

ジトリン,ダニエル について

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シェン,ファ

シェン,ファ について

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トリンバーガー,スティーブン・エム

トリンバーガー,スティーブン・エム について


出願人/特許権者：
ザイリンクス インコーポレイテッド

ザイリンクス インコーポレイテッド について


代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公表公報
出願番号（国際出願番号）：特願2003-529360
公開番号（公開出願番号）：特表2005-503668
出願日： 2002年09月06日
公開日（公表日）： 2005年02月03日
要約：
ウェルバイアスを、そのようなバイアスが必要な、または望ましいPLDの部分のみに選択的にかける、たとえば正のウェルバイアスをユーザの設計内の重要経路上のトランジスタのみにかけるための構造および方法である。集積回路用基板は、各々が同じかまたは異なるウェルバイアス電圧で独立してかつプログラム可能にバイアスをかけられ得る複数のウェルを含む。一実施例では、FPGA実現ソフトウェアが重要経路を自動的に判断し、重要経路に加わっているトランジスタのみについて、またはそれらのトランジスタを含むプログラマブルロジック素子(たとえばCLBまたはルックアップテーブル)のみについて正のウェルバイアス印加を可能にする設定ビットストリームを生成する。別の実施例では、漏洩電流を減少させるため、負のウェルバイアス印加が選択的にかけられる。
請求項（抜粋）：
プログラマブルロジックデバイス(PLD)においてユーザ回路を実現する方法であって、 コスト基準に基づいて、ユーザ回路から第1の論理グルーピングを選択するステップと、 コスト基準に基づいて、ユーザ回路から第2の論理グルーピングを選択するステップと、 第1の論理グルーピングのためのウェルバイアス印加の第1のレベル、および第2の論理グルーピングのためのウェルバイアス印加の第2のレベルを可能にする設定データファイルを生成するステップとを含む、方法。
IPC (4件)：
H01L21/82 ,  H01L21/822 ,  H01L27/04 ,  H03K19/173
FI (4件)：
H01L21/82 A ,  H03K19/173 101 ,  H01L21/82 C ,  H01L27/04 M
Fターム (25件)：
5F038BG09 ,  5F038CD09 ,  5F038DF01 ,  5F038DF05 ,  5F038DF08 ,  5F038DF17 ,  5F038EZ06 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA07 ,  5F064BB02 ,  5F064BB12 ,  5F064BB19 ,  5F064CC09 ,  5F064EE47 ,  5F064EE52 ,  5F064FF04 ,  5F064FF36 ,  5F064FF52 ,  5F064HH11 ,  5J042BA01 ,  5J042BA04 ,  5J042BA11 ,  5J042CA09 ,  5J042DA06
引用特許：
審査官引用 (4件)
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